[发明专利]GPDSP中支持浮点除法的标量运算单元结构

说明书

技术领域

本发明主要涉及到微处理器领域，特指一种适用于在高性能通用DSP(GPDSP)芯片中支持浮点除法的标量运算单元实现结构。

背景技术

随着互联网、移动通信、消费电子、多媒体技术带动的数字业务的飞速发展，人们需要更加强大的数字信号处理器，来处理庞大的数据业务。例如高清2D或3D数字图像处理、雷达信号处理、自主导航信息处理、移动通信等。由于这些算法都具有数据运算密集型的特点，涉及到大量浮点、定点、逻辑、复数的基本操作和除法等运算。尤其除法，单精度浮点除法或者双精度浮点除法运算的性能将对整个处理器整体性能的产生较大影响，将成为某些应用中的性能瓶颈。

目前，没有一款能直接支持浮点除法指令的高性能通用DSP(GPDSP)。例如TI通用浮点系列DSP不能直接实现浮点除法指令，硬件通过查找表的方法得到倒数的近似值，然后通过牛顿迭代方式调用相关子程序来实现除法运算。这种实现方式面积较小，但是无法通过迭代方法获得IEEE-754标准的浮点除法结果，而且相对于直接硬件实现，该方法迭代计算时间较长。

由于除法硬件实现算法复杂度高、设计结构复杂、占用面积较大，一般不在并行性较大的向量部件直接设计除法部件。因此，一种支持浮点除法的标量运算单元设计具有重要的意义。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种指令执行周期少、延迟小、结构简单、可行性好的GPDSP中支持浮点除法的标量运算单元结构。

为解决上述技术问题，本发明采用以下技术方案：

一种GPDSP中支持浮点除法的标量运算单元结构，其包括作为标量运算部件的第一部件SMAC1、第二部件SMAC2和第三部件SIEU，用于支持标量基础运算；每个所述标量运算部件对应VLIW执行包中的一条标量指令。

作为本发明的进一步改进：还包括标量寄存器文件，用于数据的读取及写回操作；当接收到派发部件派发的标量指令，译码后判断是属于哪个标量运算部件，同时将对应的源操作数地址及读请求送至标量寄存器文件，待指令有效信号送至对用的标量运算部件后，将得到从标量寄存器文件得到的数据，开始执行运算，最后将结果写回标量寄存器文件。

作为本发明的进一步改进：所述第一部件SMAC1和第二部件SMAC2为同构MAC运算部件；所述MAC运算部件包括浮点乘加单元FMAC、定点乘加单元IMAC、浮点算术逻辑单元FALU、浮点除法单元FDIV；上述各功能单元是拥有相同数据通路的独立单元，同一周期只能有一个功能部件执行有效指令，执行完后，结果通过最后一级选择逻辑，输出至对应的目的地址。

作为本发明的进一步改进：所述第一部件SMAC1和第二部件SMAC2为同构MAC运算部件；所述MAC运算部件包括浮点乘加单元FMAC、定点乘加单元IMAC、浮点算术逻辑单元FALU、浮点除法单元FDIV；上述各功能单元是拥有相同数据通路的独立单元，同一周期只能有一个功能部件执行有效指令，执行完后，结果通过最后一级选择逻辑，输出至对应的目的地址。

作为本发明的进一步改进：所述浮点乘加单元FMAC用来处理多周期复杂浮点运算，采用动态流水线结构，每个周期可以流出一条指令，同一个时钟周期各流水站可以执行不同的操作。

作为本发明的进一步改进：所述浮点乘加单元FMAC采用双精度对阶移位操作和单精度对阶移位操作分离FMAC结构，包括：操作数准备模块R、尾数乘法模块X、双精度乘加运算通路Y、单精度乘加运算通路Z、单双精度通路复用的规格化处理模块S；所述操作数准备模块R根据指令，按照IEEE-754标准完成浮点单精度、双精度操作数的符号、指数、尾数的分离和输入操作数的例外判断；所述尾数乘法模块X负责所有指令的单精度乘法结果尾数计算；所述双精度乘加运算通路Y用来完成双精度操作的指数阶差计算及双精度操作数C的161位对阶移位、双精度结果尾数计算的最后一级CSA4:2部分积压缩；所述单精度乘加运算通路Z用来完成SIMD乘加、SIMD乘减、SIMD乘法和点积、复数乘法操作的指数阶差计算、尾数交换和尾数交换后的对阶；所述单双精度通路复用的规格化处理模块S用来完成对阶移位后的结果尾数计算、规格化处理及指数修正操作。