[发明专利]一种去除栅极硬掩膜层的方法

说明书

技术领域

本发明涉及半导体器件优化领域，尤其涉及一种去除栅极硬掩膜层的方法。

背景技术

随着小型化系统集成度的提高，金属氧化物半导体(MOS)器件尺寸逐渐减小，但是对器件的速度的要求逐渐提高。载流子迁移率是影响器件速度的一个关键因子，为了提高载流子迁移率，高应力被引入到栅极沟道中，例如采用薄膜本身的高应力的应变工程技术——CESL，SMT等，还有通过晶格不匹配产生应力的应变工程技术——锗硅工艺。

锗硅工艺应用到CMOS制造中已经有标准流程：首先在栅极两侧通过刻蚀形成沟槽，然后在沟槽里生长锗硅化物将应力引入到沟道中。由于沟槽的深度要求一般大于40纳米，因此仅靠多晶硅栅是不能够阻挡刻蚀的，需要在多晶硅栅上增加一层硬掩模层作为刻蚀的阻挡层，为了定义锗硅沟槽和栅极沟道的距离，还需要增加一道锗硅硬掩模层来自对准的形成栅极侧墙从而定义距离。在标准流程中，栅极硬掩模层在多晶硅栅刻蚀前沉积，即作为栅极刻蚀的硬掩模层又作为后续锗硅沟槽刻蚀的硬掩模层，保护多晶硅栅不被等离子体损耗，沉积厚度比较厚，而锗硅硬掩模层在多晶硅栅刻蚀完成后沉积，为了定义沟槽和沟道的距离一般不能太厚，因此在锗硅沟槽刻蚀过程中多晶硅栅顶部的锗硅硬掩模一般会过刻蚀。

进一步的，由于锗硅通常只应用在PMOS区域来增加空穴的载流子迁移率，NMOS区域是不会进行锗硅沟槽的刻蚀和锗硅的生长的，因此NMOS区域的硬掩模层由于没有刻蚀的消耗会比PMOS区域的硬掩模层少，栅极顶部的硬掩模层也会比栅极两侧的硬掩模层厚。上述两层硬掩模层在锗硅沉积完成后都会去除，由于上述硬掩模层厚度的差异，这样就会出现栅极两侧已经被刻蚀干净但是栅极顶部还有硬掩模没被去除，或者PMOS区域已经被刻蚀干净但是NMOS区域还有硬掩模残留，为了将硬掩模层去除干净一般采用过刻蚀，但是过刻蚀会导致多晶硅栅的消耗，已有的数据表明过刻蚀会导致40纳米长的多晶硅栅消耗掉10纳米，最后变为30纳米长，严重影响沟道的长度，使得器件失效。

一些方法能够降低对多晶硅的过刻蚀，比如在多晶硅栅极和硬掩模之间增加一层二氧化硅作为缓冲层，但是由于该缓冲层的厚度一般很薄，在厚硬掩模层去除时已经不能阻挡对多晶硅栅的消耗。

因此需要找到一种在去除栅极硬掩模层时保护多晶硅栅不过刻蚀的方法，从而降低多晶硅栅的消耗。

发明内容

针对上述存在的问题，本发明公开了一种去除栅极硬掩膜层的方法，其具体的技术方案为：

一种去除栅极硬掩膜层的方法，其特征在于，包括以下步骤：

提供一具有NMOS区域和PMOS区域的半导体器件；

于所述半导体器件的NMOS区域和PMOS区域制备多晶硅栅极，并沉积第一硬掩膜层于所述多晶硅栅极之上，且于所述PMOS区域的多晶硅栅极源漏区域生长锗硅；

沉积第一保护层于所述半导体器件上；

沉积第二保护层于所述第一保护层之上，研磨所述第二保护层和所述第一保护层至所述第一硬掩膜层的上表面；

刻蚀所述第一硬掩膜层至所述多晶硅栅极上表面；

去除所述第一保护层和所述第二保护层。

上述的方法，其特征在于，所述方法还包括：

旋涂光刻胶于所述半导体器件之上，曝光显影，以将所述PMOS区域暴露；

刻蚀所述多晶硅栅极源漏区域，以形成凹槽；

于所述凹槽内生长锗硅。

上述的方法，其特征在于，所述方法还包括：

沉积第二硬掩膜层覆盖所述第一硬掩膜层上表面、所述多晶硅栅极侧面和所述半导体器件暴露的表面；

刻蚀去除所述多晶硅栅极源漏区域的所述第二硬掩膜层；

以所述第二硬掩膜层为掩膜，刻蚀所述多晶硅栅极源漏区域，以形成所述凹槽。

上述的方法，其特征在于，采用原子层沉积法沉积所述第二硬掩膜层。

上述的方法，其特征在于，采用等离子体化学气相沉积法沉积所述第一硬掩膜层，且所述第一硬掩膜层的材质为氮化硅。

上述的方法，其特征在于，采用气相外延法于所述PMOS区域的多晶硅栅极源漏区域生长锗硅。

上述的方法，其特征在于，采用原子层沉积法沉积所述第一保护层，采用次大气压化学气相沉积法沉积所述第二保护层，且所述第一保护的层的厚度为2-6nm，所述第二保护层的厚度为60-120nm。

上述的方法，其特征在于，采用热磷酸刻蚀去除所述第一硬掩膜层，且刻蚀时间为30-180秒。

上述的方法，其特征在于，采用稀氢氟酸刻蚀去除所述第二保护层。