[发明专利]静电放电保护电路

说明书

技术领域

本发明是有关于静电放电(electrostatic discharge,ESD)保护电路，特别是有关于一种用于低电压过程的静电放电保护电路。

背景技术

静电放电现象将引起半导体元件的损害以及影响集成电路的正常功能。因此，在设计阶段，提高集成电路的静电放电保护以增加静电放电灵敏度是集成电路设计的必要目标。

近来，由于低电压制造技术的快速发展，越来越多的集成电路操作于低操作电压，例如，标准逻辑电路的操作电压(即1.8V等)。然而，对某些具有特定应用需求的产品，集成电路的某些引脚需操作于较高电压(即3V、3.3V等)。

对于集成电路来说，当较高电压施加于低电压元件时，低电压元件可能会失灵。在此情况下，由于低电压静电放电保护电路不能保护操作于较高电压的引脚，低电压元件的功能将会出错。

发明内容

有鉴于此，本发明提出一种静电放电保护电路。

依据本发明一实施方式，提供一种静电放电保护电路。该静电放电保护电路包括第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，该第一NMOS晶体管，耦接于电源线；该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；该检测单元，用于当静电放电事件发生于该电源线时提供检测信号；该触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。特别地，该触发单元包括第一PMOS晶体管、第四电阻和第二PMOS晶体管。该第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第一PMOS晶体管的栅极耦接于该检测单元，用于接收该检测信号。该第四电阻耦接于该第二NOMS晶体管的栅极和地之间。该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极耦接于该检测单元，用于接收该检测信号。

依据本发明另一实施方式，提供一种静电放电保护电路。该静电放电保护电路包括第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，第一NMOS晶体管耦接于电源线；第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地。检测单元用于当静电放电事件发生于该电源线时提供检测信号。触发单元用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。特别地，触发单元包括：第一PMOS晶体管、第三NMOS晶体管、至少一个二极管以及第二PMOS晶体管。第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，该第一PMOS晶体管的栅极耦接于该检测单元，用于接收该检测信号。第三NMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，以及该第三NMOS晶体管的源极耦接于地，该第三NMOS晶体管的栅极耦接于该检测单元，用于接收该检测信号。该至少一个二极管以正向传导方向从该电源线耦接至该第一PMOS晶体管。该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极用于接收该检测信号。