[发明专利]半导体器件

说明书

本发明提供一种半导体器件，在具有SRAM存储单元的半导体器件中谋求其可靠性的提高。具有SRAM存储单元(MC)的半导体器件在两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(LNW、RNW)之间通过p型半导体区域DPW而电分离。

技术领域

本发明涉及半导体器件，尤其涉及有效应用于具有配置于SOI衬底上的MOS、SRAM的半导体器件的技术。

背景技术

SRAM(Static Random Access Memory：静态随机存取存储器)为半导体存储器的一种，使用触发器(flip-flop)来存储数据。例如，在SRAM中，在由四个晶体管构成的两个交叉连接的CMOS反相器(inverter)中存储数据(“1”或者“0”)。另外，为了读取和写入存取而需要两个晶体管，因此在典型的SRAM中，存储单元(memory cell)由六个晶体管构成。CMOS是互补型(Complementary)MOS(Metal Oxide Semiconductor：金属氧化物半导体)的简称。

例如，在以下专利文献1(日本特开平11-39879号公报)中公开了以下技术：设置使SRAM部的衬底电位选择性地变更的电路元件，使用该电路元件来改变SRAM部的MOSFET的阈值电压。而且，公开了以下技术：在写入时和读取时变更阈值电压，一边维持SRAM部的高速动作一边作为整体抑制消耗电力。

另外，在以下专利文献2(日本特开2011-90782号公报)中公开了以下技术：使用SOI(Silicon On Insulator：绝缘硅)晶体管构成静态型的存储单元，通过适当地控制各晶体管的隐埋氧化膜(BOX：Buried OXide)层下侧的阱层的电位来使各晶体管的电流变化，提高SRAM的性能。

而且，在专利文献2的实施例3中公开了以下技术：在从存储单元内的左侧的位线BLT至VSS为止串联地连接的nMOS以及从存储单元内的右侧的位线BLB至VSS为止串联地连接的nMOS中设为分别独立的阱节点(well node)VBN1和VBN2。另外，在实施例4中公开了在实施例3的基础上进一步地存储单元内的左右pMOS的阱节点的控制也分别独立地分割的结构。

在先技术文献

专利文献

专利文献1：日本特开平11-39879号公报

专利文献2：日本特开2011-90782号公报

发明内容

在专利文献2中，如图3～图7所示，晶体管形成于SOI层15，在SOI层15之下经由隐埋氧化膜(BOX)层6而配置有阱4。而且，SOI层、隐埋氧化膜层6以及阱4由元件分离层7、13包围，SOI层15和阱4通过元件分离层7、13与相邻的晶体管分离。也就是说，需要形成比阱4深的元件分离层7、13。

例如通过在半导体衬底的表面形成深槽并在该深槽内埋入氧化硅膜等绝缘膜来形成元件分离层7、13。根据本申请的发明人的研究，在俯视观察下，以窄宽度形成深槽以及在窄宽度的深槽内埋入绝缘膜非常困难，根据绝缘性的观点，难以提供可靠性高的元件分离层7、13。也就是说，弄清了存在具有由深槽构成的元件分离层7、13的SRAM的可靠性降低这种问题。

本发明的目的在于，提供一种可靠性高的半导体器件。特别是，在具有SRAM存储单元的半导体器件中，谋求其可靠性的提高。

本发明的上述目的和其他目的以及新特征根据本申请的说明书的记载和附图会变得更清楚。