[发明专利]多种金属栅的集成方法

说明书

技术领域

本发明属于超大规模集成电路制造技术领域，涉及一种通过逐次剥离实现多种金属栅集成的方法。

背景技术

随着半导体器件特征尺寸缩小，为更有效地抑制短沟效应、提高驱动能力，器件的栅介质等效电学厚度(EquivalentElectricalThickness，EOT)不断降低；但是，常规介质(如SiO2、SiON等)主要是通过减小介质的物理厚度来减小EOT，因此引起栅泄漏电流的增大。为了抑制栅泄漏电流，同时提高驱动能力(即在不明显减小介质物理厚度的情况下，减小介质的EOT)，需要采用高介电常数介质(High-kdielectric，HK介质)。由于HK介质的界面特性和热稳定性均不及传统SiO2，不能与多晶硅栅有效兼容，因而需要使用金属栅(MetalGate，MG)。正是因为HK-MG的引入，促使工业界开发后栅(Gate-Last)工艺以降低对HK介质和金属栅的热损伤；另一方面，全耗尽器件(如FinFET、FD-SOI、Nanowire等)的阈值调整依赖于多种金属功函数。因此，基于后栅工艺实现多种金属栅的集成成为一门富有挑战性的课题。

目前，见诸报道的多种金属栅的集成方案有如下几种：

传统的是逐次“淀积——刻蚀”的集成方法。该方法依赖于多次刻蚀工艺，易造成刻蚀损伤(尤其对于表面形貌复杂的非平面器件，如FinFET等)，且均匀性和可控性较差。

TakashiMatsukawa等[TakashiMatsukawaetal.,EDL,2008,29(6):618～620]报道了一种“淀积——退火合金”的集成方法。该方法中的多层金属合金退火过程增加了额外的热预算，降低了器件可靠性；此外，合金的均匀性与可控性也较差。

因此，业界急需一种均匀性和可控性都好的多种金属栅的集成方法。

发明内容

针对以上问题，本发明提供一种基于后栅工艺的“逐次剥离”实现多种金属栅的集成方法，以改善现有的公知技术。

本发明实现多种金属栅的集成方法的具体技术方案如图1所示，包括如下步骤：

1)与公开的后栅工艺类似，先制备源漏掺杂和假栅等前道工艺；

2)假栅去除后，淀积HK介质，再淀积一层薄金属作为缓冲层；

3)光刻露出器件1(此处将共同使用金属栅1的一类器件定义为器件1)，不局限于一个器件，不局限于一种尺寸(可以是小尺寸器件，如高性能的逻辑器件；也可是大尺寸器件，如I/O器件)，不局限于一种类型(可以是NFET，也可是PFET)；依次类推，定义器件2、器件3、器件n；

淀积金属1，通过机械剥离实现金属栅只在一种器件1的区间内存在；

4)光刻露出器件2；

淀积金属2，通过机械剥离实现金属栅2只在另一种器件2的区间内存在；

5)依次类推，可以扩展到n种器件情形；

6)清洗后填充金属M，作为n种器件金属栅的导电层；

7)通过对金属M进行化学机械抛光(CMP)，实现多种器件之间的导电层分离，达到器件隔离的效果。

进一步地，本方法适用于各种半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，GOI衬底，化合物衬底等；

进一步地，本方法适用于需使用金属栅的各种类型的半导体器件，包括传统平面器件，FinFET器件，FDSOI器件，纳米线器件等；

进一步地，作为缓冲层的金属需要具有与HK介质间良好的界面特性、良好的热稳定性和化学稳定性，如TaN、TiN等，淀积方法优选保形性好的原子层淀积(ALD)；

进一步地，作为调节功函数的金属栅，金属栅1～金属栅n需具备不同大小的功函数，其中较小功函数的的n型金属可选择Al、Ti、AlTiN等；中等大小功函数的中禁带金属可选择TiN、TaN等；较大功函数的的p型金属栅可选择Pt、Ru、W、富氮的TiN等；

进一步地，金属1～金属n的淀积方式可以是物理气相淀积(PVD)，也可为化学气相淀积(CVD)。为更好地适应剥离工艺，优选非保形的PVD方式，如电子束蒸发等；

进一步地，作为导电层的填充金属M，需要具备低的电阻率，可选择W、Cu等。

本发明的优点和积极效果如下：

1)相比传统的逐次“淀积——刻蚀”方法，本方法大幅减少了刻蚀的次数，降低了刻蚀损伤，提高了工艺的均匀性和可控性；

2)剥离工艺能实现不易刻蚀的材料(如Pt、W等)的图形化，降低了工艺难度，扩大了材料的选择范围；