[发明专利]具有突发指示符的双同步电子设备以及相关方法

说明书

本发明的各个实施例涉及具有突发指示符的双同步电子设备以及相关方法。双同步电子设备可以包括：FIFO存储器电路，被配置为存储数据；以及第一数字电路，被耦合到FIFO存储器电路并且被配置为基于第一时钟信号和写指针来操作，向该FIFO存储器电路写入数据突发，由此使得该写指针跳转到新位置，以及在该FIFO存储器电路中写入与该新位置相关联的突发指示符。该双同步电子设备可以包括：第二数字电路，被耦合到该FIFO存储器电路，并被配置为基于与该第一时钟信号不同的第二时钟信号来操作，基于读指针，从该FIFO存储器电路进行读取，以及基于该突发指示符，将该读指针同步到该写指针。

技术领域

本公开内容涉及电子设备的领域，并且更特别地涉及具有先入先出存储器电路的双同步电子设备以及相关方法。

背景技术

在集成电路(IC)中，电路装置的电心跳(electrical heart beat)是时钟信号，并且它调节其中的多个电路的操作的节奏。在一些诸如片上系统(SoC)之类的相对复杂的IC中，可能存在复杂的系统用于在IC的不同模块(例如处理单元、存储器、外设以及其它专用单元)之间的通信，以便确保遵循系统性能规范。实际上，在特定SoC应用中，一些组件可能在不同时钟速度下操作。

在一些SoC应用中，IC可以包括在具有不同时钟频率的设备之间的先入先出(FIFO)队列。例如，FIFO队列可以被设置在诸如微处理器的第一设备与诸如外设或第二微处理器的第二设备之间，该第一设备在FIFO队列中写入信息，该第二设备从FIFO队列读取信息。每个设备以与其自身时钟的速率相等的速率在FIFO队列中读取和写入数据。FIFO队列的存在用于实现在SoC中具有不同时钟频率的两个域的共存。FIFO队列用作用于调节在不同时钟速度下工作的设备之间的数据流动的缓冲器。

参照图1至图2，现描述一种针对FIFO存储器队列200的方法。FIFO存储器队列200包括基于第一时钟信号操作的第一写入逻辑电路201、基于第二时钟信号操作的第二读取逻辑电路202、被耦合在这些逻辑电路之间的存储器核203以及同样被耦合在这些逻辑电路之间的指针同步化电路204。

指针同步化电路204包括从第一写入逻辑电路201接收写入使能信号的写入使能块210、被耦合到写入使能块的第一二进制至格雷(binary-to-Gray)编码器块211、被耦合到第一二进制至格雷编码器块的第一触发器块212、被接连耦合到第一触发器块的第一块213a和第二块213b、被耦合到第二块的第一格雷至二进制(Gray-to-binary)编码器块223、以及被耦合到第一格雷至二进制编码器块并输出FIFO空闲信号的第一比较块214。指针同步化电路204包括从第二读取逻辑电路202接收读取脉冲的读取使能块221、被耦合到读取使能块的第二格雷至二进制编码器块222、被耦合到读取使能块的第二二进制至格雷编码器块220、被耦合到第二二进制至格雷编码器块的第二触发器块219、被接连耦合到第二触发器块的第一块218a和第二块218b、被耦合到第二块的第三格雷至二进制编码器块217、被耦合到第一触发器块212的第四格雷至二进制编码器块215、以及被耦合到第三格雷至二进制编码器块并向第一写入逻辑电路201输出FIFO完整信号的第二比较块216。

在该FIFO存储器队列200中，存储器核203在第一时钟域中被写入，并且在存储器核中仅一个位置可以在写入域周期中被推送。在第二时钟域中读取域从存储器核203每读取域周期一个位置地获取数据。

发明内容

总体而言，双同步电子设备可以包括：FIFO存储器电路，被配置为存储数据；以及第一数字电路，被耦合到所述FIFO存储器电路并且被配置为：基于第一时钟信号和写指针来操作，向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符。该双同步电子设备可以包括：第二数字电路，被耦合到所述FIFO存储器电路并被配置为：基于与所述第一时钟信号不同的第二时钟信号来操作，基于读指针，从所述FIFO存储器电路进行读取，以及基于所述突发指示符，将所述读指针同步到所述写指针。