[发明专利]集成电路以及用于设计集成电路的计算机实现方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种集成电路之最底层级金属(bottommost layered-level metal，亦可称为“最底层金属”)的布线设计。

背景技术

对于集成电路设计，需要用于电子设备的收缩沟道长度(shrinkage channel length)和用于多功能单元的增加的输入/输出连接量(管脚数)。于是，研制了鳍状(fin-like，亦可称为“鳍式”)电子设备，用于增加单元的访问管脚(pin)。但是，对于常规集成电路，由于最底层级金属(也可称为第一级金属(M1)、第一层金属或者最底层金属)布线的设计规则限制，所以限制了用于鳍状电子设备的输入/输出连接的布线密度。

如此，需要创新的集成电路以及集成电路的布线设计。

发明内容

有鉴于此，本发明实施例提供了提供一种集成电路以及用于设计集成电路的计算机实现方法，以提高布线密度。

本发明提供了一种集成电路，包括：基底，具有第一单元区域和第二单元区域；第一电子设备，位于该基底之上且位于该第一单元区域中；第二电子设备，位于该基底之上且位于该第二单元区域中；以及第一最底层金属图案，与该第一单元区域和该第二单元区域重叠；其中，该第一最底层金属图案耦接至该第一电子设备和该第二电子设备。

其中，该第一最底层金属图案为连续的图案。

其中，该第一电子设备包括：第一鳍，由沿第一方向延伸的多个沟槽隔离结构确定。

其中，该第一电子设备进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。

其中，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。

其中，该第一沟道区域具有沿该第一方向的长度，且该长度小于或等于20nm。

其中，该第一电子设备为鳍式场效应晶体管。

其中，进一步包括：第三电子设备，形成于该第一单元区域中；以及第二最底层金属图案，具有两个分离的部分，其中该两个分离的部分分别耦接至该第二电子设备和该第三电子设备。

其中，耦接至该第三电子设备的部分电性连接至该第一电子设备。

其中，该基底还具有第三单元区域，该集成电路进一步包括：第四电子设备，形成于该基底上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四电子设备。

其中，该第一最底层金属图案穿过该第一单元区域和该第二单元区域。

本发明提供了一种集成电路，包括：基底，具有第一单元区域和第二单元区域；第一鳍式场效应晶体管，在该第一单元区域中的该基底中延伸；第二鳍式场效应晶体管，在该第二单元区域中的该基底中延伸；以及第一最底层金属图案，穿过该第一单元区域的至少一边界以及穿过该第二单元区域的至少一边界。例如，第一最底层金属图案穿过第一单元区域和第二单元区域共享的边界。

其中，该第一最底层金属图案耦接至该第一鳍式场效应晶体管和该第二鳍式场效应晶体管。

其中，该第一鳍式场效应晶体管包括：第一鳍，由沿第一方向的多个沟槽隔离结构确定。

其中，该第一鳍式场效应晶体管进一步包括：第一栅极结构，形成于该第一鳍的顶部和相对侧壁之上，并且沿不同于该第一方向的第二方向延伸。

其中，该第一鳍具有第一源极区域、第一漏极区域以及第一沟道区域，该第一沟道区域与该第一栅极结构重叠，并且位于该第一源极区域和该第一漏极区域之间。

其中，该第一沟道区域具有一沟道长度，该沟道长度由该第一源极区域和该第一漏极区域确定，且该第一沟道长度小于或等于20nm。

其中，进一步包括：第三鳍式场效应晶体管，形成于该第一单元区域中；以及第二最底层金属图案，具有两个分离之部分，其中该两个分离之部分分别耦接至该第二鳍式场效应晶体管和该第三鳍式场效应晶体管。

其中，耦接至该第三鳍式场效应晶体管的部分电性连接至该第一鳍式场效应晶体管。

其中，该基底还具有第三单元区域，该集成电路进一步包括：第四鳍式场效应晶体管，形成于该基底之上且位于该第三单元区域中，其中该第一最底层金属图案电性连接至该第四鳍式场效应晶体管。