[发明专利]阻抗校准电路以及使用该电路的半导体存储器和存储系统

说明书

一种实施例可以包括第一复制驱动器群组，其被配置成复制物理区的输出驱动器；第二复制驱动器群组，其被配置成复制测试电极区的输出驱动器，所述测试电极区用于直接存取存储器；以及阻抗校准单元，其被配置为单独执行第一复制驱动器群组以及第二复制驱动器群组的阻抗匹配操作。

相关申请的交叉引用

本申请要求2014年9月5日向韩国知识产权局提交的申请号为10-2014-0118858的韩国专利申请的优先权，其全部内容通过引用并入于此。

技术领域

各种实施例总体而言涉及一种半导体电路，并且更具体地，涉及一种阻抗校准电路以及使用该电路的半导体存储器和存储系统。

背景技术

随着半导体存储器(在下文中被称为存储器)的操作速度提高，已经发展出具有存储器控制器(诸如CPU或GPU)和被一起集成为单个封装体的存储器的SIP(系统级封装)。

存储器的I/O(输入/输出电路)速度提升受到限制。

发明内容

根据一个实施例，阻抗校准电路可以包括：第一复制驱动器群组，其被配置成复制物理区的输出驱动器；以及第二复制驱动器群组，其被配置成复制测试电极区的输出驱动器，所述测试电极区用于直接存取存储器。该阻抗校准电路可以包括阻抗校准单元，其被配置成单独执行第一复制驱动器群组以及第二复制驱动器群组的阻抗匹配操作。

根据一个实施例，半导体存储器可以包括多个层叠裸片，其中所述多个层叠裸片中的一个裸片可以包括物理区以及用于直接存取外部装置的测试电极区，并且可以被配置成将物理区的输出驱动器的阻抗和测试电极区的输出驱动器的阻抗与预设阻抗匹配。

根据一个实施例，存储系统可以包括存储器控制器以及通过中介层(interposer)连接至存储器控制器的多个半导体存储器。所述多个半导体存储器中的每一个都可以包括用于直接存取外部装置的测试电极区以及物理区，并且可以被配置成将物理区的输出驱动器的阻抗和测试电极区的输出驱动器的阻抗与预设阻抗匹配。所述多个半导体存储器的测试电极区可以被配置成共享用于至存储器系统的外部的信号输入/输出的信号线。

附图说明

图1为根据一个实施例的存储系统100的表示的平面图。

图2为存储系统100表示的剖面图。

图3为图2的基底裸片表示的平面图。

图4为图3的物理区输出驱动器(PHY DRV)200的表示的电路图。

图5为图3的DAB区输出驱动器(DAB DRV)300的表示的电路图。

图6为图3的阻抗校准电路(ZQCAL)400的表示的电路图。

图7示出采用根据上面参考图1-图6所讨论的实施例的阻抗校准电路、半导体存储器及/或存储系统的系统的代表的示例的框图。

具体实施方式

在下文中，将参考附图通过实施例的示例来详细描述根据各种实施例的阻抗校准电路以及使用该电路的半导体存储器和存储器系统。

因为存储器的I/O(输入/输出电路)速度提升受到限制，因此可以使用通过增加I/O的数目来增加带宽的方法。

本文描述了能够可能大体上防止阻抗失配的阻抗校准电路。

本文可以描述一种半导体存储器以及存储系统，所述存储器系统能够通过大体上防止阻抗失配而允许多个存储器共享直接存取球(DAB，direct access ball)。

参考图1，根据一个实施例的存储系统100可以具有SIP(系统级封装)结构。