[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中，半导体结构包括：衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；分别位于所述第一区域的栅极结构两侧的衬底内的第一应力层，所述第一应力层内掺杂有第二类型离子；分别位于所述第二区域的栅极结构两侧的衬底内的第二应力层，所述第二应力层内掺杂有第一类型离子；分别位于所述第三区域的栅极结构两侧的衬底内的容变掺杂区。所述半导体结构性能改善。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOS可变电容(Varactor)器件是一种重要的CMOS器件，被广泛应用于数字、模拟、数模混合以及射频等集成电路系统中。在数字或模拟电路中，比如ADC/DAC(模数转换/数模转换)或高速通信系统里，MOS可变电容的调频范围和器件的可测量性更为重要。而对于射频电路来说，需要考虑MOS可变电容的调频范围，且需要提高MOS可变电容的品质因数(Q)，以提高MOS可变电容的抗干扰性。

在CMOS工艺中，MOS可变电容的结构包括：普通MOS管电容、反型MOS管电容、以及累积型MOS管电容。MOS可变电容工作原理在于：利用MOS管工作在不同的区域(强反应区、耗尽区和累积区)从而改变电容值。具体通过对MOS管的源极(S)、漏极(D)以及衬底(B)的不同连接方法，使MOS可变电容实现上述三种不同的结构。

对于累积性MOS管电容来说，通过将NMOS管设置于N阱区内，以此抑制少子(即电子)在沟道区内形成，从而防止NMOS管进入强反型区。因此，累积性MOS管电容工作在NMOS管的累积区，累积性MOS管电容的电容是单调的，有利于提高可变电容的电压控制范围；而且，累积性MOS管电容的漏电流较少、品质因数较高。

然而，随着半导体器件的尺寸不多缩小，MOS可变电容的制造难度提高，且MOS可变电容的品质因数下降、可靠性下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构性能改善。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。

可选的，所述容变掺杂区内具有第一类型离子。

可选的，所述第一类型离子为N型离子；所述第二类型离子为P型离子。

可选的，所述第一应力层的材料为硅锗；所述第二应力层的材料为碳化硅。

可选的，所述第一类型阱区内掺杂有N型离子；所述第二类型阱区内掺杂有P型离子。

可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述栅极结构横跨于所述鳍部表面，且所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。

可选的，所述鳍部顶部的宽度尺寸为13纳米～15纳米，所述伪栅极结构沿所述鳍部顶部的宽度方向横跨于所述鳍部表面。

可选的，所述第一应力层的形成步骤包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。