[发明专利]SOI叉指结构衬底Ⅲ‑Ⅴ族材料沟道薄膜晶体管及制备方法

说明书

技术领域

本发明涉及半导体器件制作技术领域，具体涉及一种SOI叉指结构衬底III-V族材料沟道薄膜晶体管及制备方法。

背景技术

为了应对如今半导体行业对于高运算速度，低功耗和小型化的需求，III-V族材料与硅基材料结合形成高迁移率晶体管成为了下一代集成电路发展方向之一。III-V族材料作为直接带隙半导体有良好的光学性质，同时相对于Si材料，电子迁移率方面更是优势明显，InAs的电子迁移率比Si高10倍以上。然而，Si材料由于其成熟的工艺，便宜的价格仍会在工业中长时间广泛应用。但由于Si与III-V族材料的晶格失配和热失配问题，二者异质界面容易产生位错影响晶格结构和电学光学性质，通过形成叉指结构减小III-V族材料与Si的接触面积，使失配产生的应力得到充分释放，得到的异质材料只要小于一个临界值就能得到无缺陷的器件。现在有不少关于III-V族纵向连接结构，而为了更好地与Si的平面工艺相结合，这里我们设计了横向结构的薄膜晶体管。

利用选区生长的方式可以得到高密度且直径可控的垂直纳米线结构，然而垂直的纳米线结构与现在主流的平面硅工艺并不兼容，同时难以做到小型化。现有的水平纳米线工艺是先得到垂直的纳米线，再转移到基板上制作电路。然而这种方法工艺复杂且无法精确定位。在科研中，已有对GaAs纳米线上生长无缺陷的InAs异质外延材料的实践。可以将此方法移植到硅纳米线上，在硅纳米线上异质外延生长III-V族材料薄膜以获得薄膜晶体管结构。

本发明提出了一种在SOI衬底上形成周期性分布的源漏叉指型硅亚微 米线，在亚微米线上异质外延生长III-V族材料使相邻两亚微米线(源漏)相连形成MOS结构的方法，为III-V族材料与Si的异质外延生长提供了新的思路。

发明内容

本发明的主要目的是提供一种SOI叉指结构衬底III-V族材料沟道薄膜晶体管及制备方法，可以实现平面薄膜晶体管的制备。

为达到上述目的，本发明提供一种SOI叉指结构衬底的III-V族材料沟道薄膜晶体管，包括：

一SOI衬底，该SOI衬底的顶层硅上的一侧包括一源区，另一侧为漏区，中间为硅亚微米线，该硅亚微米线为叉指结构；

一绝缘介质层，该绝缘介质层制作在该源区和漏区的表面，该源区和漏区上的绝缘介质层上分别开有电极窗口，该绝缘介质层的材料为SiO₂，厚度为5-20nm；

一III-V族材料薄膜，其制作在叉指结构的硅亚微米线上；

一栅介质层，该栅介质层制作在该III-V族材料薄膜的表面；

一源电极，该源电极制作在该源区电极窗口内，该源电极与SOI衬底的顶层硅接触；

一漏电极，该漏电极制作在该漏区介质层窗口内，该漏电极与SOI衬底的顶层硅接触；以及

一栅电极，该栅电极制作于栅介质层上。

为达到上述目的，本发明还提供了一种SOI叉指结构衬底的III-V族材料沟道薄膜晶体管的制备方法，包括如下步骤：

步骤1：选取未掺杂的SOI衬底，该SOI衬底的顶层硅为(110)晶面，在SOI衬底的顶层硅的表面制作厚度为5nm-20nm的绝缘介质层；

步骤2：对SOI衬底的顶层硅表面采用离子注入方式对SOI衬底进行N型掺杂；

步骤3：快速热退火激活掺杂原子；

步骤4：在绝缘介质层上刻蚀出有源区和漏区；

步骤5：在源区和漏区之间、SOI衬底的顶层硅上刻蚀出硅亚微米线， 该硅亚微米线为叉指结构；

步骤6：在硅亚微米线的顶面和侧壁上外延生长厚度为50nm-200nm的III-V族材料薄膜，并实现叉指结构区域的整体覆盖；

步骤7：对III-V族材料薄膜顶面采用(NH₄)₂S溶液进行表面钝化处理；

步骤8：在III-V材料薄膜的表面上生长栅介质层；

步骤9：在源区和漏区上的绝缘介质层上制作电极窗口，并在电极窗口中分别制作源电极和漏电极，该源电极和漏电极与SOI衬底的顶层硅接触；

步骤10：在栅介质层上制作栅电极，完成器件的制备。

从上述技术方案可以看出，本发明具有以下有益效果：