[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，特别是涉及一种包含NMOS和PMOS的集成半导体器件的制造方法。

背景技术

在集成电路（IC）领域，应力工程在半导体器件制备工艺和半导体器件性能方面起着非常重要的作用，尤其是随着集成电路相关制造工艺的发展以及芯片尺寸按比例缩小的趋势，这一作用越来越明显。在90nm以下，甚至是22nm以下的CMOS集成电路工艺中，人们已经采用了多种方法向沟道施加压力从而增强载流子迁移率，提高器件性能。不同种类的应力对器件中的载流子（电子和空穴）迁移率有着不同的影响。对于NMOS器件来说，在沟道区沟道方向上施加张应力，就会对沟道中电子迁移率有很大的提高；而对于PMOS器件来说，在沟道区沟道方向上施加压应力，就会对沟道中空穴迁移率有很大的提高。另外，在90nm以下，甚至是22nm以下的CMOS集成电路工艺中，源漏接触电阻在整个器件的电阻中也占据了相当大的比例，严重制约了器件性能的提高。为了减小源漏接触电阻，通常采用的方法是在源漏区上外延生长形成源漏提升区，或者在接触区形成金属硅化物。

这样，要在上述应用了应力工程的CMOS集成半导体器件中采用源漏提升区来改善接触电阻，不仅要在PMOS的源漏区选择性外延SiGe或SiGe:C，而且要在NMOS的源漏区选择性外延Si或Si:C。这种NMOS、PMOS都外延源漏提升区的制造方法通常是利用掩模，先形成第一掩模将NMOS器件覆盖，只在PMOS的源漏区进行蚀刻形成源漏沟槽并在该沟槽中选择性外延生长SiGe或SiGe:C形成第一源漏提升区；随后去除第一掩模再形成第二掩模将PMOS器件覆盖，只在NMOS的源漏区进行蚀刻形成源漏沟槽并在该沟槽中选择性外延生长Si或Si:C形成第二源漏提升区。这种制造方法需要两次掩模分别蚀刻、外延，其中尤其是分别两次的源漏沟槽的蚀刻工艺复杂、成本高、耗时长且容易带来可靠性问题。

发明内容

鉴于此，本发明的目的在于提供一种提高器件性能和降低工艺成本兼顾的半导体器件的制造方法。本发明的制造方法工艺简单、成本低，同时又提高了电路中NMOS和PMOS器件的载流子迁移率，降低了源漏接触电阻在整个器件电阻中所占的比例。

为此，本发明提供了一种包含NMOS器件和PMOS器件的半导体器件的制造方法，包括：在单晶硅衬底中形成浅沟槽，定义出由所述浅沟槽包围的NMOS区域和PMOS区域；向沟槽中填充二氧化硅，分别形成包围NMOS区域的浅沟槽隔离STI1和包围PMOS区域的PMOS浅沟槽隔离STI2；向PMOS浅沟槽隔离STI2的二氧化硅进行掺杂处理，形成具有张应力的PMOS浅沟槽隔离，该PMOS浅沟槽隔离中的张应力转移到沟道中，相当于给沟道施加了压应力，能起到增强PMOS器件沟道中空穴载流子迁移率的作用；在衬底上NMOS区域、PMOS区域和包围NMOS区域的浅沟槽隔离STI1上栅极堆叠结构，该栅极堆叠结构包括栅极绝缘层和栅极。该步骤的巧妙之处是基于不增加工艺步骤，在形成器件区的栅极堆叠结构的同时保留包围NMOS区域的浅沟槽隔离STI1上的栅极堆叠结构，即同时在STI1上形成附加的栅极堆叠结构，由于该附加的空置栅极堆叠结构会产生向浅沟槽STI1中二氧化硅填充物的压应力，而该压应力传递至NMOS器件的沟道中，则变成沟道区的张应力，相当于给沟道施加了张应力，能起到增强NMOS器件沟道中电子载流子迁移率的作用。在NMOS区域、PMOS区域的栅极堆叠结构周围形成栅极侧墙；选择性刻蚀PMOS区域衬底，在栅极侧墙两侧形成PMOS源漏沟槽；该PMOS源漏沟槽沟槽的深度优选小于包围PMOS区域的PMOS浅沟槽隔离STI2的深度。在PMOS源漏沟槽中形成SiGe或SiGe:C的第一源漏提升区。该SiGe或SiGe:C的第一源漏提升区可以有效降低PMOS区域的源漏接触电阻，此外还可以向PMOS沟道区施加压应力，增大空穴载流子迁移率。选择性在衬底上NMOS区域和PMOS区域形成Si或Si:C盖层，同时作为NMOS区域的第二源漏提升区。该Si或Si:C的第二源漏提升区可以有效降低NMOS区域的源漏接触电阻，此外还可以向NMOS沟道区施加张应力，增大电子载流子迁移率。

其中，所述硅衬底还可以是单晶锗、应变硅、绝缘体上硅、锗硅绝缘体上锗、或者化合物半导体。

其中，掺杂的是锑，掺杂的方法是离子注入，且注入的能量范围是50千电子伏特到200千电子伏特。