[发明专利]一种带有失调校正功能的高速比较器

权利要求书

1.一种带有失调校正功能的高速比较器，其特征在于，包括比较模块、失调校正模块和时钟模块；

其中，比较模块用于完成输入信号的比较功能，包括依次级联的预放大锁存级，二次锁存级和RS锁存级；校正模块采用前台校准，以注入电流的方式消除高速比较器的失调电压，注入电流的大小由逐次逼近逻辑根据校正过程中高速比较器的输出结果决定；

失调校正模块在高速比较器正常转换前进行校正，逐次逼近逻辑中包含触发器，用于记忆失调电压的极性以决定注入电流的极性；校正开始后，逐次逼近逻辑控制电流源阵列根据比较器的输出结果，向预放大锁存级注入电流，降低比较器的失调；校正完成后，高速比较器进入正常工作模式，高速比较器的输入信号作用于预放大锁存级，预放大锁存级由预放大子模块和一次锁存子模块组成，预放大子模块和一次锁存子模块由反相时钟控制交替工作，预放大子模块完成对信号的初步放大、一次锁存子模块完成初步锁存的功能；预放大锁存级的输出信号作用于二次锁存级，二次锁存级对预放大锁存级进行初步锁存的输出信号进行二次锁存，使信号摆幅达到轨对轨水平；二次锁存级的输出信号有效脉冲宽度低于半个时钟周期；RS锁存级对二次锁存级的输出信号进行再次锁存，延长信号脉冲的有效宽度，使其为一个时钟周期，RS锁存级的输出结果作为比较器的最终输出，同时作为比较器失调校正模块的输入；

时钟模块分为比较模块时钟电路和校正模块时钟电路，前者用于生成控制比较模块各级的时钟信号，后者用于生成控制校正模块的时钟信号。

2.根据权利要求1所述的带有失调校正功能的高速比较器，其特征在于，所述逐次逼近逻辑模块内包含移位寄存器和存储单元，存储单元的值作为电流源阵列的控制信号，且逐次逼近逻辑模块通过如下步骤运行：

S1、初始化逐次逼近逻辑模块，rst复位信号为高电平，包括：

(a)逐次逼近逻辑模块中的移位寄存器的各个输出均置为零，每个存储单元的输出也被置为零；

(b)逐次逼近逻辑模块输出的各个控制信号均被置为零；

(c)电流源阵列中的控制开关均关断，没有任何电流注入到比较模块；

S2、rst复位信号由高变低，时钟模块中的校正模块时钟电路产生一个校正起始信号，校正起始信号为脉冲宽度小于32ns的高电平，该信号被送至移位寄存器，此后将有一个逻辑高电平在移位寄存器中传输；从而控制相应的存储单元的输出依次置逻辑高电平，有效脉冲宽度为32ns；

S3、rst复位信号由高变低，将控制逐次逼近逻辑模块中的初态存储D触发器完成锁存，从而记录比较器自身失调的极性，D触发器的输出结果将决定校正电流的注入位置；

S4、rst复位信号变为低电平后，移位寄存器初始位的输出首先置逻辑高电平，并维持，此时将有一个电流注入至预放大锁存级的正向输出端或负向输出端，从而在该端产生压降，若比较器的结果发生变化，则在逻辑高电平传递至移位寄存器第二位时撤掉该电流，若比较器结果不发生变化，则在逻辑高电平传递至移位寄存器第二位时保留该电流；

S5、当逻辑高电平传递至移位寄存器的第二位时，将有电流注入至预放大锁存级的正向输出端或负向输出端，后续过程与S4相同；

S6、当逻辑高电平在移位寄存器中的传递完成后，向预放大锁存级的正向输出端或负向输出端注入电流，校正比较器的失调，比较器开始正常工作。