[发明专利]一种高K金属栅极结构的制作方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种应用应力技术形成高K金属栅极结构的制作方法。

背景技术

在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm技术节点及以下，已经大规模地采用高K介质/金属栅(HKMG)结构来代替栅氧化层/多晶硅栅极结构作为解决方案。目前在32nm技术节点上，采用HKMG结构后，栅漏电流已降为原来的十分之一。

在制作HKMG结构晶体管的工艺方面，存在着两种集成方案：前栅集成方案(Gate-First)和后栅集成方案(Gate-Last)。现今已基本采用Gate-Last集成方案，该方案的好处在于消除了金属栅极受到包括高温结退火在内的多次热处理，进而引起电学性能的漂移的影响。Gate-Last又可分为高K介质(HK)先做、金属栅(MG)后做(HK First&MG Last)和HK/MG都后做(HK Last&MG Last)这两种方案。

目前后栅集成方案的一种工艺步骤通常可包括：

1)采用HK+多晶硅工艺制作金属伪栅极(dummy poly)，然后在上面覆盖二氧化硅隔离层；

2)对二氧化硅隔离层进行化学机械抛光(CMP)平坦化，直到多晶硅露出，然后通过湿法刻蚀去除栅极内的多晶硅，形成栅极沟槽；

3)在栅极沟槽内依次淀积功函数金属(例如TiN、TaN等扩散阻挡层材料)和栅极金属；

4)CMP栅极沟槽外的栅极金属和功函数金属，然后分别淀积刻蚀阻挡层(一般为SiN或SiCN)和二氧化硅，并进行后续接触孔的制作。

在采用HK Last&MG Last工艺时，为了在去除伪栅极时保护下层的高K介质层，通常需要沉积一层保护层(cap layer)作为刻蚀阻挡层(etch step layer)。现有技术一般选用TiN作为这层cap layer，而TiN一般拥有较大的压应力。众所周知的是，NMOS需要拉应力，而PMOS需要压应力，以向沟道区施加适当的应力，从而提高载流子的迁移率。上述现有技术选用的TiN由于只具有单一的应力，只能对NMOS或PMOS其中之一的电子迁移率或空穴迁移率的提高作出贡献，但在有利于其中之一的情况下，却会对另一器件的电性能带来不利影响。

因此，现有的HK Last&MG Last工艺没有考虑到在金属栅极形成过程中引入的TiN应力层所带来的负面作用，需要加以优化。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种高K金属栅极结构的制作方法，通过引入应力技术，可对高K介质的保护层进行优化。

为实现上述目的，本发明的技术方案如下：

一种高K金属栅极结构的制作方法，包括以下步骤：

步骤S01：提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层；

步骤S02：通过CMP平坦化至多晶硅露出；

步骤S03：去除NMOS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽；

步骤S04：依次沉积界面层、高K介质层和高压应力保护层；

步骤S05：对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放；

步骤S06：在栅极沟槽内淀积栅极金属，形成金属栅极。

优选地，所述界面层为氧化硅。

优选地，所述界面层的厚度不大于10埃。

优选地，步骤S04中,依次沉积界面层、高K介质层和高拉应力保护层；步骤S05中，对PMOS区域的所述高拉应力保护层进行离子注入，以使其应力得到释放。

优选地，步骤S05中，采用Si离子或N离子等离子体，对所述保护层进行离子注入。

优选地，所述保护层为TiN。

优选地，所述接触刻蚀阻挡层为SiN。

优选地，所述层间介质隔离层为氧化硅。

优选地，采用等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层。

优选地，采用湿法刻蚀去除所述多晶硅伪栅极。