[发明专利]基于比特或字节并行加速的处理器

说明书

技术领域

本发明涉及通信领域，具体涉及一种基于比特或字节流并行加速的处理器。

背景技术

目前针对比特流进行加速的电路设计功能较为单一，有的是专门针对加密类应用，主要是支持某一种加密算法。有的是专门用于进行CRC计算，有的专门对信道编码进行加速。实际上，智能设备对这些应用都有需求，如果采用传统方法就需要设计不同的加速模块分别对这些应用提供支持。这样智能设备的造价就会很高，另外由于ASIC方案的灵活性很低，当应用需求发生变化时就需要重新流片，导致芯片的生命周期较短。如果采用通用处理器或者数字信号处理器，可以支持各类算法，但是性能难以满足未来高速通信系统的需求，功耗和硅面积开销也是移动设备难以接受的。

采用多个ASIC模块构成的芯片对加密、CRC、RS解码和其他Galois运算进行加速，硬件设计成本高，灵活性不足，产品生命周期短。

发明内容

针对现有技术中的缺陷，本发明提供了一种基于比特或字节流并行加速的处理器，降低了数据处理的功耗，同时提高了数据处理的高灵活性。

第一方面，本发明提供一种基于比特或字节流并行加速的处理器，包括：

代码区模块，取指与译码模块，地址生成模块、数据区模块、第一交织网络模块、数据通路模块、第二交织网络模块；

所述代码区模块与所述取指与译码模块相连，所述取指与译码模块与所述地址生成模块相连，所述地址生成模块与所述数据区模块相连，所述数据区模块与所述第一交织网络模块相连，所述第一交织网络模块与所述数据通路模块相连，所述数据通路模块与所述第二交织网络模块相连。

可选的，所述取指与译码模块包括指令取指模块和指令译码模块；

所述指令译码模块存储有预设的指令集；

所述译码模块，用于对所述指令取指模块取得的指令进行译码。

可选的，所述地址生成模块包括：内层地址生成模块和外层地址生成模块。

可选的，所述地址生成模块，用于根据所述指令取值模块取得的指令生成待处理数据的地址。

可选的，所述第一交织网络模块和第二交织网络模块用于对输出数据的顺序进行重排。

可选的，所述数据通路模块包括：第三交织网络模块、第一运算模块、静态随机存储器、第四交织网络模块、第二运算模块、第五交织网络模块、第三运算模块、第四运算模块和输出控制模块；

所述第三交织网络模块分别与所述第一运算模块和静态随机存储器的输入端相连，所述第四交织网络模块分别与所述第一运算模块和静态随机存储器的输出端相连，所述第二运算模块与所述第四交织网络模块相连，所述第五交织网络模块与所述第二运算模块相连，所述第三运算模块与所述静态随机存储器和所述第五交织网络模块的输出端相连，所述第三运算模块与所述第四运算模块相连，所述第四交织网络模块、所述第五交织网络模块、所述第三运算模块和所述第四运算模块均与所述输出控制模块相连。

可选的，所述静态随机存储器为多个。

可选的，所有所述静态随机存储器的输出端与所述第四交织网络模块相连；

至少一个静态随机存储器的输出端与所述第三运算模块相连。

可选的，所述静态随机存储器中可用于存储查找表。

可选的，所述数据区模块包括：多个数据存储区域；

所述数据区模块，用于存储所述数据通路模块中的查找表初始化需要的数据以及暂存所述数据通路模块计算过程中输入输出的数据；

所述第三交织网络模块，用于对输入到数据通路模块的数据的顺序进行重排，然后输出至所述第一运算模块和静态随机存储器；

所述第四交织网络模块，用于对所述第一运算模块和静态随机存储器的输出数据的顺序进行重排，然后输出至所述第二运算模块；

所述第五交织网络模块，用于对所述第二运算模块的输出数据的顺序进行重排，然后输出至所述第三运算模块和静态随机存储器。

由上述技术方案可知，本发明提出了一种基于比特或字节流并行加速的处理器，该处理器具有高并行度(每个时钟可以处理128bit数据)，高通量(达到100Gbps)，硅面积开销小(与用多片ASIC分别加速相比)，功耗小(与GPP，DSP相比)能够提供足够灵活性的、支持CRC、RS前向纠错解码、AES、ZUC、ARIA、Camillia，SNOW 3G等通信和加密领域常见算法。同时，当应用需求发生变化时，只需要通过软件编程就可以实现支持，使得产品的生命周期更长。另外，本发明还为比特处理领域的常见功能提供了一些SIMD加速指令，使得本发明可以对比特处理领域其他的应用提供加速支持。