[发明专利]基于比特或字节并行加速的处理器

权利要求书

1.一种基于比特或字节流并行加速的处理器，其特征在于，包括：

代码区模块，取指与译码模块，地址生成模块、数据区模块、第一交织网络模块、数据通路模块、第二交织网络模块；

所述代码区模块与所述取指与译码模块相连，所述取指与译码模块与所述地址生成模块相连，所述地址生成模块与所述数据区模块相连，所述数据区模块与所述第一交织网络模块相连，所述第一交织网络模块与所述数据通路模块相连，所述数据通路模块与所述第二交织网络模块相连；

所述第一交织网络模块和第二交织网络模块用于对输出数据的顺序进行重排；

所述数据区模块，用于存储所述数据通路模块中的查找表初始化需要的数据以及暂存所述数据通路模块计算过程中输入输出的数据；

所述数据通路模块包括：第三交织网络模块、第一运算模块、静态随机存储器、第四交织网络模块、第二运算模块、第五交织网络模块、第三运算模块、第四运算模块和输出控制模块；

所述第三交织网络模块分别与所述第一运算模块和静态随机存储器的输入端相连，所述第四交织网络模块分别与所述第一运算模块和静态随机存储器的输出端相连，所述第二运算模块与所述第四交织网络模块相连，所述第五交织网络模块与所述第二运算模块相连，所述第三运算模块与所述静态随机存储器和所述第五交织网络模块的输出端相连，所述第三运算模块与所述第四运算模块相连，所述第四交织网络模块、所述第五交织网络模块、所述第三运算模块和所述第四运算模块均与所述输出控制模块相连；

所述第三交织网络模块，用于对输入到数据通路模块的数据的顺序进行重排，然后输出至所述第一运算模块和静态随机存储器；

所述第四交织网络模块，用于对所述第一运算模块和静态随机存储器的输出数据的顺序进行重排，然后输出至所述第二运算模块；

所述第五交织网络模块，用于对所述第二运算模块的输出数据的顺序进行重排，然后输出至所述第三运算模块和静态随机存储器。

2.根据权利要求1所述的处理器，其特征在于，所述取指与译码模块包括指令取指模块和指令译码模块；

所述指令译码模块存储有预设的指令集；

所述指令译码模块，用于对所述指令取指模块取得的指令进行译码。

3.根据权利要求2所述的处理器，其特征在于，所述地址生成模块包括：内层地址生成模块和外层地址生成模块。

4.根据权利要求2所述的处理器，其特征在于，所述地址生成模块，用于根据所述指令取指模块取得的指令生成待处理数据的地址。

5.根据权利要求1所述的处理器，其特征在于，所述静态随机存储器为多个。

6.根据权利要求5所述的处理器，其特征在于，所有所述静态随机存储器的输出端与所述第四交织网络模块相连；

至少一个静态随机存储器的输出端与所述第三运算模块相连。

7.根据权利要求6所述的处理器，其特征在于，所述静态随机存储器中可用于存储查找表。