[发明专利]一种电子熔丝结构电路

说明书

本发明涉及电子熔丝领域，尤其涉及一种电子熔丝结构电路，通过在熔丝的阳极端增加几个大尺寸的控制晶体管，来控制电路中被熔断熔丝的数量，从而使得一个编程晶体管可以控制两个以上熔丝，可以减少一半以上的编程晶体管，大大降低相同熔丝密度下芯片的面积，并且由于电路中熔丝阴极端编程晶体管数量的减少，程序局部不匹配也会相应减小，从而保证了熔丝熔断的一致性。

技术领域

本发明涉及电子熔丝领域，尤其涉及一种电子熔丝结构电路。

背景技术

现有的电子熔丝(eFuse)产品，编程(Program)的时候由一个沟道宽度(channelwidth)非常大(通常>16um)的场效应晶体管(NFET)提供驱动电流(通常>10mA)。由于每个熔丝(fuse)都需要单独访问，所以工业通用做法如图1所示，为每个fuse(图中标记为1)搭配一个NFET(图中标记为2)来提供驱动电流。在图1中，3为选择器，4为锁存器，均为控制电路中的结构器件。

由于熔丝编程(fuse programming)过程需要的驱动电流通常都会高于10mA，所以编程晶体管(program transistor)必须做得很大(例如在图1中编程晶体管2的大小大于16um)，其沟道宽度(channel width)一般都大于16um。对于一个完整的fuse bit来讲，这个晶体管(transistor)及访问它的解码器(decoder)占据了绝大多数的芯片(chip)面积。编程晶体管(program transistor)和fuse面积(例如在图1中熔丝1的大小小于65um)的比值超过10。

发明内容

鉴于上述问题，本发明提供一种电子熔丝结构电路，通过在熔丝的阳极端增加几个大尺寸的控制晶体管，来控制电路中被熔断(即进行编程)熔丝的数量，从而使得一个编程晶体管可以控制两个以上熔丝，可以减少一半以上的编程晶体管，大大降低相同熔丝密度下芯片的面积，并且由于电路中熔丝阴极端编程晶体管数量的减少，程序局部不匹配也会相应减小，从而保证了熔丝熔断的一致性。

本发明解决上述技术问题所采用的技术方案为：

提供一种电子熔丝结构电路，其特征在于，包括：

若干编程单元，且每个所述编程单元均包括一编程晶体管和与该编程晶体管连接的至少两个熔丝；

若干控制器件单元，且每个所述控制器件单元均包括控制晶体管电路；以及

所述控制晶体管电路与所述熔丝连接，用以控制所述编程晶体管对与该编程晶体管连接的熔丝进行编程操作。

优选的，上述的电子熔丝结构电路，其中，每个所述熔丝包括阴极端和阳极端，所述阴极端与所述编程晶体管连接，所述阳极端与所述控制晶体管电路连接。

优选的，上述的电子熔丝结构电路，其中，每个所述控制晶体管电路均包括一编程电压端，与所述熔丝的阳极端连接。

优选的，上述的电子熔丝结构电路，其中，所述编程晶体管具有一饱和区域，所述控制晶体管电路提供的编程电压位于所述饱和区域内。

优选的，上述的电子熔丝结构电路，其中，每个所述控制器件单元还包括一非门逻辑电路，所述控制晶体管电路的电源输入端通过所述非门逻辑电路与驱动电源连接，所述驱动电源提供一驱动电压驱动所述电子熔丝结构电路正常运行。

优选的，上述的电子熔丝结构电路，其中，每个所述控制晶体管电路均为一或非门逻辑电路。

优选的，上述的电子熔丝结构电路，其中，所述控制晶体管的沟道宽度大于10微米。