[发明专利]3DIC互连器件及其形成方法

说明书

本发明提供一种3DIC互连器件及其形成方法。提供了堆叠半导体器件和该堆叠半导体器件的形成方法。将多种集成电路相互接合，以形成堆叠半导体器件。在将附加的集成电路接合至先前的接合步骤中所形成的堆叠半导体器件的每一个接合步骤之后，形成多个导电塞，以将附加的集成电路和先前的接合步骤中所形成的堆叠半导体器件电互连。

相关申请的交叉参考

本申请要求于2014年5月30日提交的名称为“Multi-Wafer Stacking by Oxide-Oxide Bonding”的第62/005，763号美国临时专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。

背景技术

由于多种电子组件(诸如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业已经经历了快速的增长。就绝大部分而言，集成密度的提高来自于最小部件尺寸的不断减小(诸如，缩小半导体工艺节点至亚20nm节点)，这使得更多的组件被集成到给定的区域中。近来，随着对于小型化、高速度、大带宽、低功耗和低延时的需求的增长，对于半导体管芯的更小以及更具创造性的封装技术的需求也相应的增长。

随着半导体技术的进一步推进，已经出现了诸如3D集成电路(3DIC)的堆叠半导体器件作为进一步减小半导体器件的物理尺寸的有效替代物。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储、处理器电路等的有源电路。两个或更多的半导体晶圆堆叠在彼此的顶部上，以进一步减小半导体器件的物理尺寸。

通过合适的接合技术将两个半导体晶圆接合在一起。通常使用的接合技术包括直接接合、化学活化接合、等离子活化接合、阳极接合、共晶接合、玻璃介质接合、附着接合、热压缩接合、反应接合等。在堆叠半导体晶圆之间提供电连接。堆叠半导体器件可提供具有更小物理尺寸的更高的密度，并且具有增强的性能以及更低的功耗。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一工件，包括：第一衬底；和第一金属化层，形成在所述第一衬底的正面上，所述第一金属化层具有第一互连件；第二工件，与所述第一工件接合，所述第二工件包括：第二衬底；和第二金属化层，形成在所述第二衬底的正面上，所述第二金属化层具有第二互连件，其中，所述第二衬底的正面面对所述第一衬底的正面；第一再分布层(RDL)，形成在所述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；第一导电塞，从所述第二衬底的背面延伸至所述第一互连件，所述第一导电塞延伸穿过所述第二互连件；第三工件，与所述第二工件接合，所述第三工件包括：第三衬底；和第三金属化层，形成在所述第三衬底的正面上，所述第三金属化层具有第三互连件，其中，所述第三衬底的正面面对所述第二衬底的背面；以及第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞延伸穿过所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。

该半导体器件还包括：第二RDL，形成在所述第三衬底的背面上，所述第二RDL与所述第二导电塞电接触。

在该半导体器件中，所述第一导电塞与所述第一RDL、所述第一互连件和所述第二互连件电接触。

在该半导体器件中，所述第二导电塞与所述第一RDL和所述第三互连件电接触。

在该半导体器件中，所述第一导电塞具有从所述第二衬底的正面延伸至所述第二互连件的第一宽度，并且所述第一导电塞具有从所述第二互连件延伸至所述第一互连件的第二宽度，所述第二宽度小于所述第一宽度。

该半导体器件还包括：第三导电塞，所述第三导电塞从所述第二衬底的所述背面延伸至所述第二金属化层的第四互连件，所述第三导电塞与所述第一RDL和所述第四互连件电接触。