[发明专利]半导体装置的制造方法

说明书

提供一种能够高精度地制造元件特性优良的超结半导体装置的制造方法。首先，重复形成n型外延层40的沉积以及成为第一并列pn层的n型杂质区域41和p型杂质区域42。沿深度方向对置的n型杂质区域41彼此和p型杂质区域42彼此分离。再沉积n型外延层40，形成p型RESURF区域、成为第二并列pn层的p型区域的p型杂质区域43b以及成为LOCOS膜16的端部正下方的p型区域的p型杂质区域43a。然后通过低温热处理形成LOCOS膜16，之后在热扩散p型基区时，使n型杂质区域41和p型杂质区域42、43b扩散，而使在深度方向的n型杂质区域41彼此以及p型杂质区域42、43b彼此相连而形成第一、第二并列pn层。

技术领域

本发明涉及半导体装置的制造方法。

背景技术

近年来，由于环保汽车和/或民用电器设备的需求增加，对功率开关器件的省电化的要求也越来越高。在1000V以下的耐压等级中最主流的开关器件是适用于高速开关的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)。功率MOSFET的器件构造(元件构造)大致分为纵型和横型，纵型功率MOSFET在耐高压、大电流和低导通电阻方面具有比横型MOSFET优良的特性。

为了在纵型功率MOSFET中实现省电化，正在进行关于将导通电阻降低至超过硅(Si)半导体的物理极限的研究。作为应对该省电化要求的MOSFET，已知有具有对作为电流路径的漂移层中的电荷量进行了补偿的电荷补偿型器件构造的半导体装置。作为电荷补偿型的代表性器件构造，众所周知有使漂移层形成为将n型区域和p型区域沿着与基板主表面平行的方向(以下，称为横向)相互重复地配置的并列pn层的超结(SJ：Super Junction)构造。

在仅由单一导电型区域构成漂移层的现有的MOSFET中，当在源极-漏极之间施加电压时，耗尽层从基区和漂移层之间的pn结沿与基板主表面垂直的方向(基板深度方向(以下，称为纵向))延伸。因此，越靠近基板背面，漂移层内的电场强度越小。另一方面，在超结构造的MOSFET(以下，称为超结MOSFET)中，当在源极-漏极之间施加电压时，耗尽层从构成漂移层的并列pn层的n型区域和p型区域之间的pn结沿横向延伸。因此，在理想的超结MOSFET中，无论深度位置如何，漂移层内的电场强度均相同。

因此，在超结MOSFET中，当将漂移层的杂质浓度分布设为与现有的MOSFET的杂质浓度同等程度时，即使最大电场强度和导通电阻与现有的MOSFET的最大电场强度和导通电阻成为同等程度，由电场强度的积分值算出的耐压特性也优于现有的MOSFET的耐压特性。具有这样的特性的超结半导体装置的应用也扩展到使用耐低压等级的功率器件的领域。然而，在将超结构造应用于耐低压功率器件时，为了兼顾低导通电阻以及导通特性的降低，必须提高并列pn层的n型区域和p型区域的杂质浓度，并且进行微小化(缩小并列pn层的n型区域和p型区域的重复间距)，然而，在这方面存在困难。

另外，在功率器件中，维持终端构造部的耐压成为课题。因此，即使在超结半导体装置中也需要用于提高耐压的结构上的应对方案。作为使耐压提高了的超结半导体装置，提出有从活性区域到终端构造部的范围内配置构成漂移层的并列pn层的装置。在终端构造部中，缩小并列pn层的n型区域和p型区域的重复间距的方法是有效的。并且，当从确保耐压的观点来看时，为了扩展耗尽层延伸的范围，优选为在终端构造部中以并列pn层延伸到半导体部表面(基板正面和层间绝缘膜之间的界面)的方式配置并列pn层的n型区域和p型区域。

并列pn层的p型区域的上端部(半导体部表面侧的部分)可以通过用于形成构成已知的降低表面电场：REduced SURface Field)结构的p型区域(以下，称为p型RESURF区域)的离子注入而与p型降低表面电场区域同时形成。即，在形成用于形成p型RESURF区域的离子注入用掩模时，离子注入用掩模的在并列pn层的p型区域上的部分也开口，而使用该离子注入用掩模进行p型杂质的离子注入。具体地，以如下方式来形成并列pn层。