[发明专利]基于片上网络的异构多核处理系统

说明书

技术领域

本发明属于微电子技术领域，更进一步涉及一种异构多核处理器，可用于为不同的大规模并行科学计算案例提供灵活、高性能的处理器平台。

背景技术

当前科学研究的主要手段包括：高性能计算、传统理论推演以及实验研究。其中，高性能计算已广泛应用于众多领域，如图形视觉、信号处理以及科学计算领域等。随着科技的进步，高性能科学计算对大规模并行计算提出了迫切需求。同时，随着集成电路制造工艺的不断进步，片上多核处理器作为摩尔定律的一种新的延续形式，已经成为处理器性能持续增长的必然途径。目前，多核片上系统MPSoC集成的核芯数目越来越多，核间通信机制成为了决定多核系统性能的重要因素。对于一种多核处理平台的通信结构的设计主要面临以下两个问题：(1)对于百千级别的超大规模多核处理器平台如何实现核与核间高效的互连，同时降低因为通信结构而引入的额外开销；(2)如何提升多核片上系统的并行计算能力，以更加有效利用多核计算资源，使得用户能够最终享受到硬件资源增加带来的性能体验。共享总线核间互联结构是传统多核处理器常见的核间互连技术之一，各个处理器核和系统外设通过共享总线互连，处理器核和外设可以通过总线进行数据通信。但基于共享总线的多核处理器具有以下缺点：1)共享总线结构只能提供点对点的数据通信，并不支持多条数据分组并行传输，使得在大规模数据分组传输情况下通信效率低下；2)共享总线结构中，随着多核处理器核心数目的不断增大，总线的负载也越来越大，导致总线的工作频率降低，使得共享总线结构的总线数据带宽变窄；3)共享总线结构中，由于总线的负载增加，导致总线的能量消耗急速增加，进而引起了一系列系统散热、可靠性等问题，使得共享总线结构的核间通信机制可靠性差。

片上网络NoC从首次提出，到目前已成为处理器架构以及片上通信架构的主要研究方向，并被证明完全可以胜任作为未来多核系统的片上通信网络。

华为技术有限公司拥有的专利技术“一种多核处理器系统”(申请号201280000273.5，授权公告号CN 102713852B，公开日为2014.06.04)，公开了一种多核处理器系统，其包括多个中央处理器单元以和多组第一级硬件消息队列，每一个中央处理单元分别连接一组第一级硬件消息列队，用于处理第一级硬件消息队列中的消息。其中每一组第一级硬件队列包括多个第一级硬件消息队列，在消息列队中，优先级高的第一级硬件消息队列优先被调度，相同优先级的第一级硬件消息队列根据轮转调度权重被轮转调度。该专利技术存在的不足是，虽然实现了各个核之间的数据共享与传递，但是系统的各个核需要频繁的进行大量数据分组交互时，该系统的通信结构不能实现并行传输，导致数据分组传输拥塞，通信效率较低；同时该系统系统采用同构设计不利于系统计算资源的有效利用。

电子科技大学申请的专利“基于FPGA的带有加速器的多核处理器片上网络系统”(申请号201310151590.3，公开号CN 103345461A，公开日为2013.10.09)中公开了一种带有加速器的多核处理器片上网络系统。该系统中处理器节点的主控单元的处理器通过第一AXI总线连接数据存储器BRAM2,处理器依次通过自身的Cache接口、第二AXI总线连接数据存储器BRAM2。当第一AXI总线繁忙或被占用时，处理器通过该第二AXI总线读取数据存储器BRAM2中的数据进行处理。该系统存在的不足是，虽然采用两级AXI总线进行数据分组的独立传输，可以缓解数据分组通信时的拥塞问题。但是整个硬件系统的硬件资源利用率不高，负载传输不均衡，容易造成整个系统局部过热，通信可靠性降低。

复旦大学申请的专利“一种可拓展的2.5D多核处理器架构”(申请号201410237881.9，公开号CN 104008084A，公开日为2014.08.27)中公开了一种可拓展的2.5D多核处理器架构。该系统由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互。该系统存在的不足之处是，虽然该系统解决了共享总线架构的总线带宽问题，但是该系统的存储单元，加速器单元是通过SerDes接口、选择器间接挂载在路由器上，使得该设计的通信结构复杂，增加了系统的设计开销，降低了系统的能效比。

发明内容

本发明的目的在于提出一种基于片上网络的异构多核处理系统，以解决上述现有技术的如下问题：

一是因通信数据传输拥塞而导致系统通信效率低的问题；