[发明专利]一种在线监控栅氧化层完整性的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种在线监控栅氧化层完整性的方法。

背景技术

随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展，MOS器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量，器件中栅氧化层的厚度不断地降低，由20～30nm降至几个纳米。然而，在器件尺寸等比例缩小的同时，工作电压却没有相应地等比缩小，从而使薄栅氧化层中的电场强度增大，器件的击穿电压降低；另一方面，栅氧化层中存在缺陷、表面不均匀等，会出现局部电场集中，容易产生内部放电而形成许多导电通道，同样降低击穿电压。而漏电流的产生往往与栅氧化层中的带电杂质有关。在栅氧化层中存在正电荷的情况下，当栅氧化层厚度不均匀时，在较薄区域内的局部电场很强，使得势垒尖端的厚度变薄，在负栅电压时即会产生隧道电流(电子从多晶硅或者金属栅极流向半导体)，从而形成漏电流。栅氧化层的可靠性成为一个突出的问题和挑战，栅氧化层抗电性能不好将引起MOS器件电参数的不稳定，如阈值电压的漂移，跨导下降、漏电流增加等，进一步可引起栅氧化层的击穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的完整性对于集成电路性能的提高有着至关重要的作用。随着集成电路工艺的进步及尺寸的缩小，对于栅氧化层完整性(gate oxide integrity，简称GOI)的测试也逐渐成为一个重要的难题。栅氧化层完整性测试是验证栅氧化层质量的测试过程，目前通常使用斜坡电压(Vramp)测试来对于半导体器件的栅氧化层完整性进行检测。通过斜坡电压测试可以反映被测半导体器件在斜坡电压应力下的击穿特性等，从而对检测半导体器件的栅氧化层完整性起到参考作用，具体地，应用一个加在栅极的阶梯升高的电压直至栅氧化层击穿，通过判断栅氧化层击穿电压的大小来衡量缺陷类型，一般情况下分两种失效模式：mode A和mode B，如图1所示。结合测试面积推算缺陷密度是否达标，这样的测试方法对测试结构(testkey)设计有一定要求，比如业界标准JESD35以及JEP001A建议每次评估的样品总面积需要达到10cm²，也可以按照公式(1)计算选择的样品数：

N*A_TEST>-ln(1-0.95)/D₀----(1)

其中，N是总样品数；A_TEST是每个GOI测试结构的面积；D₀是缺陷密度规格。

所以为了减少测试样品数，测试结构(testkey)设计就要求面积很大，导致量产品上无法放置测试结构，使在线监控量产品无法实施。现在普遍的做法是将测试结构放置在测试认证载体(TQV，technology qualification vehicle)晶片上单独生产，出厂后进行监控，一方面浪费成本，另一方面Vramp测试所需时间也较长，如果发现异常结果再追溯到工艺问题，整个周期就很长，失去了监控的时效性。

发明内容

本发明的目的在于提供一种在线监控栅氧化层完整性的方法，可以对量产品上栅氧化层完整性进行实时测试，缩短测试时间，并能够评估判断缺陷密度是否达标，及时发现工艺可靠性问题。

为解决上述问题，本发明提出一种在线监控栅氧化层完整性的方法，包括：

根据设定的采样频率以及缺陷密度规格，获得用于监控分析的最小采样数量；

选取大于或等于所述最小采样数量的量产品作为用于监控分析的量产品样本，所述量产品本的切割道上设置有GOI测试结构；

按照所述采样频率从每个量产品样本上选取GOI测试结构，对每个GOI测试结构施加预定失效模式的电压，分别量测出每个GOI测试结构在预定失效模式的电压下的栅电流值；

将量测出的所有栅电流值与电流标准比对，评估所述量产品样本所在的当前工艺是否存在栅氧化层完整性问题。

进一步的，依据公式N*A_TEST>-ln(1-0.95)/D₀/K，获得监控分析的最小采样数量，其中，N是采样数量，A_TEST是每个GOI测试结构的面积；D₀是缺陷密度规格，K为采样频率。

进一步的，预定失效模式的缺陷密度规格不同，根据设定的采样频率以及预定失效模式的缺陷密度规格，获得用于监控分析的预定失效模式的最小采样数量。

进一步的，所述采样频率为WAT测试的采样频率。

进一步的，所述预定失效模式为一种或多种。