[发明专利]具有世代重命名的计算机处理器

说明书

相关申请的交叉引用

该非临时性申请要求保护于2014年4月25日提交的题为“具有世代重命名的计算机处理器”的美国临时申请号61/984,709、于2014年4月25日提交的题为“零开销循环”的美国临时申请号61/984,710,、于2014年4月25日提交的题为“分支预测”的美国临时申请号61/984,711、于2014年4月25日提交的题为“解读机构(stunt box)”的美国临时申请号61/984,708、于2014年4月25日提交的题为“用于VLIW处理器中的加载/存储调度的资源锁定”的美国临时申请号61/984,707、以及于2014年4月25日提交的题为“具有世代号的重命名”的美国临时申请号61/984,706的权益，通过引用将所有公开内容结合在此。

技术领域

本公开整体涉及计算机处理器。

背景技术

半导体制造的超前发展使得可以整合集成电路中的大量逻辑线路。从而，这又导致了数字系统架构的超前发展。数字系统架构中从包括单集成电路中的各种逻辑线路的功能而受益极大的一方特殊领域就是处理器设计。

发明内容

根据本发明的一个方面，提供了一种处理器，包括：预留队列(reservation queue)；重命名器，所述重命名器耦接至所述预留队列并且被配置为产生世代号(generation number)且将所述世代号通信至所述预留队列；寄存器，所述寄存器耦接至所述预留队列并且被配置为存储值；执行管线(execution pipe)，所述执行管线耦接至所述预留队列；以及缓冲器，所述缓冲器耦接至所述执行管线并且被配置为接收所述执行管线的输出，并且所述缓冲器进一步耦接至所述预留队列且被配置为将所述执行管线的所述输出通信至所述预留队列。

根据一个实施方式，该处理器进一步包括：小型重置DHL Gshare分支预测单元。

根据一个实施方式，该处理器进一步包括：加载/存储单元，所述加载/存储单元被配置为调度对多个队列加载和存储指令中的每个的内存的访问；其中，所述加载/存储单元包括被配置为防止冲突的内存操作被同时调度的资源锁定电路。

根据本发明的另一个方面，提供了一种处理器，包括：指令高速缓存(instruction cache)；指令解码器，所述指令解码器耦接至所述指令高速缓存；预留队列，所述预留队列耦接至所述指令解码器；寄存器，所述寄存器耦接至所述预留队列并且被配置为存储值；小型重置DHL Gshare分支预测单元，所述小型重置DHL Gshare分支预测单元耦接至所述指令高速缓存并且被配置为生成地址且将所述地址通信至所述指令高速缓存；执行管线，所述执行管线耦接至所述预留队列；缓冲器，所述缓冲器耦接至所述执行管线并且被配置为接收所述执行管线的输出，并且所述缓冲器进一步耦接至所述预留队列且被配置为将所述执行管线的所述输出通信至所述预留队列。

根据本发明的另一个方面，提供了一种处理器，包括：指令高速缓存；指令解码器，所述指令解码器耦接至所述指令高速缓存；分支预测单元，所述分支预测单元耦接至所述指令高速缓存并且被配置为生成指令地址且将所述指令地址提供至所述指令高速缓存；寄存器堆(register file)，所述寄存器堆被耦接至接收寄存器地址；重命名器单元，所述重命名器单元耦接至所述指令高速缓存并且耦接至所述指令解码器；多个预留队列，所述多个预留队列中的每个预留队列均耦接至所述寄存器堆、所述指令解码器、以及所述重命名器单元；多个执行管线，所述多个执行管线中的每个执行管线均耦接至所述多个预留队列中的相应一个，并且被配置为从所述多个预留队列中的所述相应一个接收指令和数据且执行所述指令；解读机构(stunt box)，所述解读机构耦接至所述多个执行管线中的每个执行管线并且被配置为接收所述多个执行管线中的每个执行管线的输出；其中，所述寄存器堆被配置为响应所述指令解码器的输出提供指令中指定为寄存器来源的内容；并且所述重命名器被配置为响应所述指令解码器的所述输出同时提供世代号。

根据一个实施方式，所述分支预测单元包括小型重置DHL Gshare分支预测器。

根据一个实施方式，所述指令高速缓存被配置为接收并且存储VLIW指令。

根据一个实施方式，所述解读机构的输出耦接至所述多个执行管线中的每个执行管线的输入，并且进一步耦接至所述多个预留队列中的每个预留队列的输入。