[发明专利]用于集成电路图案化的方法

说明书

技术领域

本发明涉及用于集成电路图案化的方法。

背景技术

半导体集成电路(IC)工业经历了指数增长。IC材料和设计中的技术进步产生了多代IC，其中，每代IC都比前一代IC具有更小和更复杂的电路。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已减小的同时，功能密度(即，每芯片面积的互连器件的数量)通常增加。该按比例缩小工艺通常通过增加生产效率并且降低相关成本提供益处。这样的按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。

例如，光刻是在IC制造中用于将IC设计转印到半导体衬底的频繁使用的技术。典型的光刻包括：将光刻胶(或光致抗蚀剂)层涂布在衬底上方；使用掩模，曝光光刻胶层；显影光刻胶层，以将图案化的光刻胶层留在衬底上方；以及蚀刻衬底以形成图案化的图像。光刻工艺的一种质量测量是蚀刻后的图像的临界尺寸(CD)均匀性，其直接影响IC生产产量。随着半导体工艺继续按比例缩小，通常期望改进蚀刻后图像的CD均匀性。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成电路(IC)的图案的方法，所述方法包括：在衬底上方形成第一材料层，其中，所述第一材料层具有第一蚀刻速率；在所述第一材料层上方形成光刻胶层；将所述光刻胶层暴露于辐射以图案化所述光刻胶层，其中，所述辐射到达所述第一材料层，并且将所述第一材料层改变为具有与所述第一蚀刻速率不同的第二蚀刻速率；显影所述光刻胶层，从而形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一材料层，从而形成图案化的第一材料层。

在上述方法中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一材料层。

在上述方法中，所述第一材料层配置为使得所述第二蚀刻速率小于所述第一蚀刻速率；以及所述光刻胶层是正性光刻胶。

在上述方法中，所述第一材料层包括聚合的(α-羟基)丙烯酸乙酯(EHMA)和甲基丙烯酸(MAA)。

在上述方法中，所述第一材料层配置为使得所述第二蚀刻速率大于所述第一蚀刻速率；以及所述光刻胶层是负性光刻胶。

在上述方法中，进一步包括：将所述图案化的第一材料层用作蚀刻掩模蚀刻所述衬底。

在上述方法中，形成所述第一材料层包括旋涂工艺。

在上述方法中，所述衬底包括硅。

在上述方法中，所述辐射是以下之一：DUV射线、EUV射线、e-束、x-射线、以及离子束。

在上述方法中，蚀刻所述第一材料层包括干蚀刻工艺。

在上述方法中，蚀刻所述第一材料层包括各向同性蚀刻工艺。

根据本发明的另一方面，还提供了一种图案化衬底的方法，所述方法包括以下步骤：在所述衬底上方形成第一层，其中，所述第一层的蚀刻速率是辐射敏感的；在所述第一层上方形成正性光刻胶层，其中，所述正性光刻胶层的第一部分位于所述第一层的第二部分上方；使所述正性光刻胶层的第一部分暴露于辐射，其中，位于所述第一部分下面的所述第一层的第二部分在暴露期间降低所述第二部分的蚀刻速率；显影所述正性光刻胶层以去除所述第一部分；蚀刻所述第二部分以暴露所述衬底；以及蚀刻所述衬底以形成图案。

在上述方法中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一层。

在上述方法中，所述硬掩模层包括以下之一：氮化钛、氮化硅、以及氧化钛。

在上述方法中，所述第一层包括聚(EHMAn-MAAm)和TBGU交联剂。

在上述方法中，所述辐射具有小于100纳米(nm)的波长。

根据本发明的又一方面，还提供了一种形成集成电路(IC)的图案的方法，所述方法包括：在衬底上方形成第一层，其中，所述第一层具有当入射到所述第一层上的辐射的能量剂量增加时所述第一层的蚀刻速率增大的特性；在所述第一层上方形成负性光刻胶层；图案化所述负性光刻胶层，从而形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一层。

在上述方法中，图案化所述负性光刻胶层包括：使所述负性光刻胶层暴露于辐射，其中，所述辐射导致所述第一层的至少一部分的蚀刻速率增大；以及显影所述负性光刻胶层，以去除所述负性光刻胶层的未暴露部分。

在上述方法中，进一步包括，在形成所述第一层之前：在所述衬底上方形成抗反射涂层。