[发明专利]上面具有IIIA-N族外延层的机械稳固硅衬底

说明书

技术领域

所揭示实施例涉及在至少一个缓冲层上、硅衬底上具有IIIA-N族层(例如GaN)的外延物品。

背景技术

氮化镓(GaN)是一种通用IIIA-N族材料，其中例如Ga(以及硼、铝、铟及铊)的IIIA族元素有时候也被称作13族元素。GaN是具有纤锌矿晶体结构的二元IIIA-V直接能带隙半导体。其在室温下的3.4eV的相对较宽能带隙(vs.硅的1.1eV)给其在光电子以及大功率及高频电子装置中的多种应用提供了特殊性质。

虽然GaN衬底晶片是商用的，但是其通常是昂贵的。大部分集成电路通常反而制造在硅衬底上。主要由于半导体产业生产的大量硅衬底，硅衬底与GaN衬底相比相对便宜。因此从成本观点来看，希望能够在相对便宜的硅衬底(例如晶片)上制造基于GaN的电路及光电子装置(例如LED)。

然而，硅衬底上生长高质量的GaN外延层存在各种问题。与硅衬底上生长高质量的GaN外延层相关联的许多问题是因为硅的品格常数实质上不同于GaN的品格常数，其中GaN与硅之间的品格失配是约16.9％。当GaN外延地生长在硅衬底上时，所生长的外延材料可展现出不合意的高密度的品格缺陷。如果对于大部分应用来说GaN层生长得足够厚，那么GaN层内的应力还可造成GaN材料的品格生长部分破裂，尤其是朝衬底的外沿破裂。

此外，硅及GaN具有不同的热膨胀系数(CTE)，其中GaN的CTE是约5.6×10^-6/K且硅的CTE是约3.4×10^-6/K。例如，如果涉及硅衬底上的GaN的结构的温度增加，那么所述结构的硅材料部分将以与GaN材料膨胀的速率相比不同(较低)的速率膨胀。这些不同的CTE在装置的各个层之间引起应力。此应力可造成破裂及其它问题。例如，相对较厚(例如＞1μm)的GaN外延层被视为由于Si的CTE减小35％到40％引起的极度拉伸应力而趋向于在冷却到室温时破裂。

此外，难以在硅衬底上生长GaN，这是因为GaN是化合物材料且Si是元素材料。从非极性到极性结构的过渡结合实质上品格失配在GaN层的生长期间产生晶体缺陷。一种解决方案是剪裁Si与GaN层之间的一或多个“缓冲”层以帮助克服硅装置上的GaN外延层的GaN与Si之间的品格常数失配及晶体结构差。

发明内容

提供此概述以依简化形式介绍下文在包含所提供图式的实施方式中进一步描述的所揭示概念的简要选择。此概述不旨在限制所主张的标的物的范围。

如上所述，克服IIIA-N族材料(例如GaN)与Si之间的品格常数及晶体结构差的常规解决方案涉及改质IIIA-N族材料与Si之间的缓冲层。所揭示方法替代地包含更改Si衬底的机械性质以相对于常规硅衬底提供较高的杨氏模量以在缓冲层及IIIA-N族层的外延沉积及后续的热装置处理期间对变形更具弹性。

所揭示实施例认识到被掺杂p⁺⁺的元素硅<111>衬底(例如晶片)的组合提供较高的杨氏模量(例如至少高20％)的相对本征硅、n掺杂硅或适中或轻微p掺杂硅，且衬底与品格空位的浓度相比富含填隙硅，共同地阻碍了衬底中填隙氧气的沉淀以及体微缺陷(BMD)形成。阻碍填隙氧气的沉淀及BMD形成从由于以上背景技术中描述的硅衬底上的缓冲层上的IIIA-N族层(例如GaN)而引起的应力差(可造成破裂)而减小后续热处理步骤中的总体衬底变形，所述后续热处理步骤例如为高温步骤，其包含用于形成高电压电力电子器件的源极/漏极活化或用于光电子装置的高温处理。如本文中所使用，p⁺⁺掺杂是指最小硼掺杂密度3.2×10¹⁸/cm³，例如对应于约1mohm-cm到约20mohm-cm的室温体电阻率的3.2×10¹⁸/cm³到1.2×10²⁰/cm³。

附图说明

现在将参考附图，所述附图不一定按比例绘制，其中：

图1是展示根据实例实施例的用于在p⁺⁺掺杂元素硅<111>衬底(例如晶片)上的至少一个缓冲层上形成包含IIIA-N族层的外延物品的实例方法中的步骤的流程图。

图2A是展示根据实例实施例的具有单个缓冲层的所揭示外延物品的横截面图。

图2B是展示根据实例实施例的具有第一缓冲层及第二缓冲层的所揭示外延物品的横截面图。