[发明专利]一种基于FPGA的时间数字变换器

说明书

技术领域

本发明属于时间量的数字化测量领域，具体涉及一种基于FPGA的时间数字变换器。

背景技术

时间测量是指测量一个事件发生的时刻，或者是测量两个事件之间的时间间隔。时间测量技术在许多领域都具有重要应用，例如高能物理实验研究、核医学成像、军事和民用雷达，以及激光测距等领域都需要高精度的时间测量技术。时间数字变换器(TDC：Time-Digital-Convertor)就是一种将时间量转化为数字量以实现一个事件发生时刻的记录的功能器件。对于两个事件之间的时间间隔的测量，一般可以由两个TDC分别测量两个事件的发生时刻，两个发生时刻的差值就是该两个事件的时间间隔。目前，TDC的实现载体可分为基于ASIC(Application Specific Integrated Circuit)专用芯片和基于FPGA(Field Programmable Gate Array)可编程器件两种。随着FPGA技术的不断发展，单片FPGA能够提供的逻辑资源量越来越大，其可编程配置的灵活性也越来越强，FPGA已经成为数字系统集成设计的平台。在此平台上，如果能够同时实现一些物理量的测量，例如时间量的测量，无疑对基于FPGA的用户特制的数据获取和处理系统有重要意义。近年来，基于FPGA的TDC设计技术有很大发展，其中最重要的一种途径是利用FPGA基本逻辑资源中的进位链构成多抽头的信号传输延迟链(TDL：Tapped Delay Line)，从而实现时间量的内插来提高TDC的测量精度。

基于FPGA的TDL型TDC有多种可能的具体实现方案，不同方案能够实现的TDC测量精度和测量死时间不同，单通道TDC所占用的FPGA逻辑资源量也不同。小的测量死时间可以提高TDC的测量吞吐量，少的逻辑资源占用量可以节省FPGA资源用于用户设计的数据获取和处理系统的其他部分，或者可以实现单片FPGA上的多通道TDC系统。然而，当前的TDC实现方案不能在提高测量精度、降低测量死时间和减少资源占用量这三个方面均得到好的指标。

为便于理解，先对利用FPGA芯片的进位链逻辑资源构成多抽头传输延迟链(TDL：Tapped Delay Line)实现时间内插，从而提高TDC测量精度的原理进行简单介绍。

事件发生时刻的数字化测量的最简单实现方法可以是用一个高速时钟计数器来实现。在被测信号到来时，记录下当时的计数器的状态，该状态就是事件发生时刻的时间测量值。该方法的TDC精度就是计数器时钟信号的周期。为了获得高测量精度，必须使用非常高的时钟频率。目前基于FPGA的最高时钟频率大约为710MHz，即最高测量精度约为1.408ns。为了提高TDC的测量精度，目前基于FPGA技术的一种常用方法是设法构造出一条由多个延迟单元联成的延迟链。该延迟链的总延迟时间要大于一个系统时钟的周期，每个延迟单元的状态由抽头引出。将被测信号馈入该延迟链中传输，在每个系统时钟的到来时刻同时记录下时钟计数器的状态和延迟链的状态。前者是被测信号的粗时间标记，后者是被测信号的细时间标记，将两者结合就是被测信号的精确测量结果。使用这种时间内插技术，TDC的测量精度主要取决于延迟链中延迟单元的大小和精度。目前，大多是利用FPGA算术逻辑运算资源中的进位链来构成延迟链，每一个延迟单元的长度就是对应进位链的传输延迟量。使用和进位链处于同一资源单位中的触发器可以把延迟量各抽头的状态引出，以用于后续电路对延迟量状态的编码输出。对于要求测量两个事件的时间间隔的情况，可以采用两个TDC通道，分别记录两个事件的发生时刻，二者之间的差值就是时间间隔。

发明内容

本发明旨在有效地提高TDC的测量精度的同时，减小其测量死时间和降低单个TDC通道所要占用的FPGA逻辑资源量。