[发明专利]一种基于FPGA的时间数字变换器

权利要求书

1.一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉冲信号发生器、信号延迟链、触发器阵列、并行的信号上升沿寻找电路和下降沿寻找电路、并行的上升沿“one-hot”编码电路和下降沿“one-hot”编码电路、标定电路和变换结果输出电路，其中，

所述粗时钟计数器由用于根据被测信号产生计数信号；

所述脉冲信号发生器用于在被测信号的触发下产生一个负脉冲并馈入到所述信号延迟链中；

所述信号延迟链用于对被测信号进行延时传输，由多个延迟单元组成，且在每个延迟单元的前端具有抽头；

所述触发器阵列用于对信号延迟链的各抽头状态进行锁存，在被测信号到来的前提下，将锁存的抽头状态同时传递给所述并行的上升沿寻找电路和下降沿寻找电路；

所述上升沿寻找电路和下降沿寻找电路分别用于根据所述锁存的抽头状态寻找在信号延迟链中传输的负脉冲的上升沿和下降沿，分别生成用于表示上升沿和下降沿的位置的“one-hot”码；

所述并行的上升沿“one-hot”编码电路和下降沿“one-hot”编码电路分别用于将所述表示上升沿和下降沿的位置的“one-hot”码转换为二进制码；

所述标定电路用于将所述二进制码转换成时间内插值；

所述变换结果输出电路用于根据所述时间内插值和所述粗时钟计数器输出的计数信号一起换算成被测信号的到来时间。

2.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述触发器阵列将所述锁存的抽头状态传递给所述上升沿寻找电路和下降沿寻找电路的过程中，所述抽头经过一个重排序过程，该重排序是根据所述信号延迟链的各抽头之间的延迟量的分布结果进行的重排序。

3.如权利要求2所述的基于FPGA的时间数字变换器，其特征在于，所述重排序的规则是：将0宽度延迟单元的抽头和下一个延迟单元的抽头位置互换。

4.如权利要求3所述的基于FPGA的时间数字变换器，其特征在于，所述重排序重复多次进行，在一次调整顺序之后测量各延迟单元的延迟宽度，判断0宽度的延迟单元个数是否超过一个阈值，如果是，则再次调整顺序，直到0宽度延迟单元的个数不超过该阈值为止。

5.如权利要求4所述的基于FPGA的时间数字变换器，其特征在于，在所述重排序的过程中采用码密度法测量各延迟单元的延迟宽度。

6.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述信号上升沿寻找电路和/或下降沿寻找电路通过一个逐位移动的窗口将温度计码切分得到2^N个窗口值，N为自然数，2^N＝n，n为延迟单元的个数，所述窗口的位宽为m，m为自然数且2≤m≤2^N，并通过依序排列所述窗口值所对应的真值得到与所述温度计码对应的“one-hot”码。

7.如权利要求6所述的基于FPGA的时间数字变换器，其特征在于，所有可能的窗口值与对应的真值之间转换的真值表存储在FPGA中的基本逻辑单元LUT中。

8.如权利要求7所述的基于FPGA的时间数字变换器，其特征在于，当所述上升沿寻找电路用于寻找温度计码的上升沿时，在所述真值表中，只有第一位是0、其余位均为1的窗口值对应的真值为1，其余窗口值对应的真值均为0；或者，只有第一位是0、其余位均为1的窗口值对应的真值为0，其余窗口值对应的真值均为1；

当所述下降沿寻找电路用于寻找温度计码的下降沿时，在所述真值表中，只有最后一位是0、其余位均为1的窗口值对应的真值为1，其余窗口值对应的真值均为0；或者，只有最后一位是0、其余位均为1的窗口值对应的真值为0，其余窗口值对应的真值均为1。

9.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述上升沿“one-hot”编码电路和下降沿“one-hot”编码电路对于用“1”表示的“one-hot”码，通过计算2^N-1个“one-hot”码字的逻辑“或”运算来得到二进制码的每一位的编码；对于用“0”表示的“one-hot”码，通过计算2^N-1个“one-hot”码字的逻辑“与”运算来得到二进制码的每一位的编码。