[发明专利]时钟生成方法及时钟生成电路

说明书

本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。

技术领域

本发明涉及一种在搭载功能模块、及与功能模块进行通信来控制其工作的控制电路的半导体芯片中，生成向控制电路及功能模块供给的时钟的时钟生成方法及时钟生成电路。

背景技术

随着半导体集成电路的制造工艺的微细化，半导体芯片逐渐大型化和多功能化。例如，在被称作片上系统(SOC：System on chip)的半导体集成电路的设计方法中，有时在半导体芯片上除了搭载分别实现预定功能的1个以上的功能模块以外，还搭载有与各功能模块进行通信来控制其工作的CPU(中央处理器)等控制电路。并且，通过在电路的非工作时下调工作时钟的频率来抑制待机时的耗电。

若半导体芯片大型化，则从时钟发生电路传输于各功能模块的工作时钟的物理布线距离变长，有时甚至达到数毫米。因此，即使在控制电路与各功能模块连接于相同的工作时钟时，有时也会对各功能模块供给根据传输距离分别延迟且其相位从供给于控制电路的工作时钟的相位偏移的工作时钟，从而在控制电路与各功能模块之间无法进行正确的通信。

为了应对这种问题，专利文献1(日本专利公开2005-38159号公报)中记载有如下内容：将主时钟信号进行分频并作为第1分频时钟信号来输出，并且利用主时钟信号对第1分频时钟信号进行同步匹配来输出第2分频时钟信号，以此来降低第2分频时钟信号的时钟偏移，并向半导体芯片内的多个逻辑电路供给与第1分频时钟信号相同相位的第2分频时钟信号。

并且，专利文献2(日本专利公开2007-189293号公报)中记载有如下内容：通过将第1时钟信号进行分频而生成第2时钟信号，并由第1及第2时钟信号生成具有第2时钟信号的周期，且逻辑电平的变化时点与第1时钟信号的时点相同的第3时钟信号，由此来抑制由第1时钟信号与第3时钟信号的传输路径上的芯片内部偏差引起的偏移，并改善时序收敛性。

专利文献1、2中，使分频时钟与其源时钟同步并将其重新保持来生成再生时钟，并分配于各功能模块，由此能够抑制芯片上变异性(OCV，on chip variation：同一半导体芯片内的特性的偏差)的影响。然而，分频时钟的分频比可变时，在专利文献1、2中，用于生成再生时钟的FF(触发器)的级数固定，因此供给于控制电路与各功能模块的分频时钟的相位偏移而无法进行正确的通信。

图7是表示以往的时钟生成电路的结构的一例的电路图。该图所示的时钟生成电路56在搭载功能模块(A、B)14、16、及与各功能模块14、16进行通信来控制其工作的控制电路12的半导体芯片中，生成分别供给于控制电路12及功能模块14、16的延迟时钟，且具备分频电路58、及时钟同步电路60、62。

分频电路58将源时钟进行m分频(m为2以上的整数)来生成具有源时钟的频率的1/m频率的分频时钟。

时钟同步电路60与源时钟同步而生成使分频时钟延迟4个时钟的延迟时钟A，并将所生成的延迟时钟A供给于与延迟时钟A同步而工作的功能模块14。

时钟同步电路62与源时钟同步而生成使分频时钟延迟2个时钟的延迟时钟B，并将所生成的迟延时钟B供给于与延迟时钟B同步而工作的功能模块16。

当没有时钟同步电路60、62时，根据传输距离分别延迟的可变分频时钟将会供给于各功能模块14、16。