[发明专利]时钟生成方法及时钟生成电路

权利要求书

1.一种时钟生成方法，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成方法包括：

根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤；

为了使所述控制电路和所述1个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输到所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输到所述1个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤；

求出最大时钟数的步骤，所述最大时钟数是在计算出的所述时钟数中最大的时钟数以上的时钟数；

与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步工作的所述控制电路的步骤；

与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的第2延迟时钟中的每一个供给于与所述1个以上的第2延迟时钟中的每一个同步而工作的所述1个以上的功能模块中的每一个的步骤。

2.根据权利要求1所述的时钟生成方法，其特征在于，

所述分频比设定信号从所述半导体芯片的外部输入。

3.根据权利要求1所述的时钟生成方法，其特征在于，

所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。

4.一种时钟生成电路，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成延迟时钟，所述延迟时钟供给到所述控制电路及所述1个以上的功能模块中的每一个，其特征在于，所述时钟生成电路包括：

可变分频电路，根据分频比设定信号，生成将源时钟进行分频的可变分频时钟；

第1时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟延迟了预先设定的最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步而工作的所述控制电路；

1个以上的第2时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的第2延迟时钟中的每一个供给于与所述1个以上的第2延迟时钟中的每一个同步而工作的所述1个以上的功能模块中的每一个，

所述最大时钟数是，为了使所述控制电路和所述1个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有所述第1时钟同步电路及所述1个以上的第2时钟同步电路的情形下，根据从所述可变分频电路传输到所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输到所述1个以上的功能模块的各可变分频时钟计算出的、与所述源时钟同步而使所述可变分频时钟延迟的时钟数中最大的时钟数以上的时钟数。

5.根据权利要求4所述的时钟生成电路，其特征在于，

所述分频比设定信号从所述半导体芯片的外部输入。

6.根据权利要求4所述的时钟生成电路，其特征在于，

所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。

7.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于，

所述第1时钟同步电路具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟1个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第1延迟时钟。

8.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于，

所述1个以上的第2时钟同步电路分别具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟1个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第2延迟时钟。

9.根据权利要求8所述的时钟生成电路，其特征在于，

与所述最大时钟数对应的级数的延迟电路中，至少1个延迟电路设置于所述功能模块的外部，剩余的延迟电路设置于所述功能模块的内部。