[发明专利]一种带校正的锁相环及其校正方法

说明书

技术领域

本发明属于微电子技术领域，涉及微电子技术中的锁相环，具体为一种带校正的锁相环及其校正方法。

背景技术

随着集成电路的性能不断提高，微处理器的主频也在逐渐提高。在芯片内部，一个稳定的高频时钟产生电路显得尤为重要。但是由于噪声的干扰，时钟的偏移和抖动对系统性能的影响十分明显，单纯的振荡器很难得到高速稳定的时钟。当今，在集成电路领域，锁相技术被广泛用于产生高速高精度的时钟信号。

通常的锁相环结构如图1所示，由鉴频/鉴相器(PFD)，电荷泵(CP)，低通滤波器(LF)，压控振荡器(VCO)，分频器(DIV)组成。鉴频/鉴相器通过比较参考信号CLK_r和压控振荡器(VCO)输出信号经过分频器后得到反馈信号CLK_b的频率和相位，产生UP或DN信号(如果参考信号相位超前于反馈信号，则产生UP信号，如果参考信号相位滞后于反馈信号，则产生DN信号)。CP根据UP和DN信号对LPF进行充电(UP)或放电(DN)，从而使压控振荡器控制电压V_c升高或者降低。压控振荡器控制电压V_c调整VCO的振荡频率，进而减小或消除参考信号和反馈信号的相位差，达到频率锁定的效果，输出稳定的时钟。

由于噪声和干扰的存在，锁相环的输出信号并非完美的频率信号，这种不完美在相位域表现为相位噪声，在时间域表现为抖动。理想的方波叠加上噪声造成了信号在它们理想位置前后较小区间内的偏差，这就是抖动，如图2所示。时域抖动是时钟信号不稳定性在时域的统计表征，常用这个概念来表示时钟信号的稳定性。根据测量方法的不同，抖动可以分为周期抖动和周期对周期抖动；周期抖动一般有两种表示值：峰峰值和均方根(RMS)值，峰峰值表示第N个周期的时钟沿可能出现的最大偏移，而RMS值指第N个周期时钟沿偏移的标准方差。

发明内容

本发明的目的在于提供一种带校正的锁相环及其校正方法，用以降低锁相环输出时钟抖动。本发明提供锁相环包括主环路和校正环路，校正环路对主环路进行后台自适应校正；另外本发明还提供了该校正环路的校正方法。

一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器(PFD)、电荷泵(CP)、低通滤波器(LF)、压控振荡器(VCO)、分频器(DIV)。反馈时钟CLK_b和参考时钟CLK_r作为鉴频/鉴相器(PFD)的输入，鉴频/鉴相器(PFD)的输出作为电荷泵(CP)的输入，电荷泵(CP)输出作为低通滤波器(LF)输入，低通滤波器(LF)输出作为压控振荡器(VCO)输入，压控振荡器(VCO)输出作为输出CLK_OUT、同时作为分频器(DIV)输入，分频器(DIV)输出反馈时钟CLK_b；其特征在于，所述校正环路包括锁定检测器(LD)、时间数字转换器(TDC)、两个计数器(Counter)、两个数字比较器(Comp)以及数模转换器(DAC)，具体的连接方式为：反馈时钟CLK_b和参考时钟CLK_r作为时间锁定检测器(LD)和时间数字转换器(TDC)的输入；时间数字转换器(TDC)的输出与第一计数器Counter₁和第二计数器Counter₂的输入相连；第一、第二计数器(Counter₁和Counter₂)的输出分别与第一、第二比较器(Comp₁和Comp₂)的输入相连，比较器的输出和锁定检测器(LD)的输出接到数模转换器(DAC)的输入；数模转换器(DAC)的输出与电荷泵(CP)相连，控制电荷泵(CP)的输出电流。

优选的，所述时间数字转换器的精度大于等于1位。所述数模转换器的精度大于等于1位。

所述的带校正的锁相环的校正方法，包括以下步骤：

步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作；

步骤2、检测反馈时钟CLK_b的抖动分布，统计时钟抖动的分布概率，计算反馈时钟CLK_b随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0，σ₀为标准方差；