[发明专利]一种带校正的锁相环及其校正方法

权利要求书

1.一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器、电荷泵、低通滤波器、压控振荡器、分频器；其特征在于，所述校正环路包括锁定检测器、时间数字转换器、两个计数器、两个数字比较器以及数模转换器，具体的连接方式为：反馈时钟和参考时钟作为锁定检测器和时间数字转换器的输入；时间数字转换器的输出与第一计数器和第二计数器的输入相连；第一、第二计数器的输出分别与第一、第二比较器的输入相连，比较器的输出和锁定检测器的输出接到数模转换器的输入；数模转换器的输出与电荷泵相连，控制电荷泵的输出电流。

2.按权利要求1所述带校正的锁相环，其特征在于，所述时间数字转换器的精度大于等于1位。

3.按权利要求1所述带校正的锁相环，其特征在于，所述数模转换器的精度大于等于1位。

4.按权利要求1所述带校正的锁相环的校正方法，包括以下步骤：

步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作；

步骤2、检测反馈时钟CLK_b的抖动分布，统计时钟抖动的分布概率，计算反馈时钟CLK_b随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0，σ₀为标准方差；

步骤3、当P_1σ0≥68.2％，则表明随机性抖动的RMS值优于σ₀(jitter_rms≤σ₀)，主环路无需校正；反之，P_1σ0,σ1<68.2％，则表明抖动RMS值差于σ₀(jitter_rms>σ₀)，校正环路输出控制位通过数模转换器(DAC)改变电荷泵的输出电流，调节主环路的带宽，从而减小输出时钟的随机性抖动，实现锁相环校正。

5.按权利要求4所述带校正的锁相环的校正方法，其特征在于，所述步骤2具体为：

首先，时间数字转换器比较反馈时钟CLK_b与参考时钟CLK_r的偏移量并产生数字输出码，当CLK_b出现在-σ₀的左侧，则输出码为00；当CLK_b在[-σ₀,+σ₀]范围内，则输出码分别为01、10；当CLK_b出现在σ₀的右侧，则输出码为11；其中，σ₀为标准方差；

然后，对每次的输出码计数，得到的各输出码的次数分别为N₀₀，N₀₁，N₁₀和N₁₁，则计算随机性抖动出现在[-σ₀,+σ₀]范围内的概率P_1σ0为：

P1σ0=N01+N10N00+N01+N10+N11]]>

具体的计数由与第一计数器和第二计数器完成，当输出码为01或10时第二计数器计数，否则，第一计数器计数。