[发明专利]静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种应用于射频电路的静电保护电路设计。

背景技术

集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的产生的静电放电(ESD)的影响，从而使得集成电路受到静电的损伤。

现有技术中对于射频电路的静电保护电路图参考图1所示，包括射频电路1、输入/输出引脚2、钳位电路3，电源输出端VDD以及接地端GND，当输入/输出引脚2中产生正的静电脉冲时，电荷沿二极管4、电源输出端VDD、钳位电路3，释放到接地端GND，电流方向如图1中实线的箭头所示。当输入/输出引脚2中产生负的静电脉冲时，电荷沿二极管5直接释放到接地端GND，电流方向如图中虚线箭头所示。但是，图1的静电保护电路仅仅靠二极管的方向击穿很难提供较高的静电保护能力。

如图2中所示，为了改进上述静电保护电路，在电源输出端VDD与接地端GND直接串联多个二极管实现更高功能的静电保护能力。当输入/输出引脚104中产生正的静电脉冲时，电荷沿二极管串结构102、电源输出端VDD、钳位电路3，释放到接地端GND，电流方向如图2中实线的箭头所示。当输入/输出引脚104中产生负的静电脉冲时，电荷沿二极管串结构103直接释放到接地端GND，电流方向如图2中虚线箭头所示。但是，图2中的二极管串结构会在电路中引入较大的电阻。

但是，图1中的钳位电路采用的Gate-couple NMOS晶体管6、图2中的钳位电路采用的衬底触发(Sub-trigger)的钳位电路触发电压高、响应速度慢，而且导通均匀性不好，都会对射频电路的传输系数(power gain)和噪声指数(noise figure)产生影响。

发明内容

本发明的目的在于，提供一种响应速度块、触发电压低、导通均匀性更好的静电保护电路。

为解决上述技术问题，本发明提供一种静电保护电路，包括：

输入/输出引脚、电源输出端、接地端、功能单元和钳位电路，所述功能单元分别与所述电源输出端和所述接地端连接，所述钳位电路与所述电源输出端和所述接地端连接，所述功能单元通过一节点与所述输入/输出引脚连接，所述节点与所述电源输出端之间串联一第一单向导通单元，所述节点与所述接地端串联一第二单向导通单元；其中

所述节点与所述电源输出端之间还串联一第一LC回路；或

所述节点与所述接地端之间还串联一第二LC回路；或

所述节点与所述电源输出端之间串联所述第一LC回路，且所述节点与所述接地端之间串联所述第二LC回路。

可选的，所述钳位电路包括二极管串结构、NMOS晶体管，所述二极管串结构连接所述电源输出端和所述NMOS晶体管的栅极，所述NMOS晶体管的源极接所述电源输出端，所述NMOS晶体管的漏极接所述接地端。

可选的，所述NMOS晶体管的栅极和漏极之间串联一第一电阻。

可选的，所述二极管串结构包括至少三个串联的二极管。

可选的，所述第一单向导通单元的负极连接所述电源输出端。

可选的，所述第一单向导通单元为一第一二极管。

可选的，所述第一LC回路包括一第一电感和一第一电容，所述第一电感和所述第一电容并联后连接于所述节点与所述第一单向单通单元的正极之间，

可选的，所述第一电容为一第三二极管，所述第三二极管负极连接所述节点。

可选的，所述第二单向导通单元的正极连接所述接地端。

可选的，所述第二单向导通单元为一第二二极管。

可选的，所述第二LC回路包括一第二电感和一第二电容，所述第二电感和所述第二电容并联后连接于所述节点与所述第二单向单通单元的负极之间。

可选的，所述第二电容为一第四二极管，所述第四二极管正极连接所述节点。

可选的，其特征在于，所述功能单元为一具有一中心工作频率的射频电路。

可选的，所述第一LC回路的谐振频率与所述功能单元的中心工作频率一致。

可选的，所述第二LC回路的谐振频率与所述功能单元的中心工作频率一致。

与现有技术相比，本发明静电保护电路，当输入/输出引脚上产生静电脉冲时，静电脉冲通过第一LC回路、电源输出端、钳位电路释放到接地端。采用的第一LC回路使得静电保护电路不会对功能单元的射频信号产生影响。钳位电路中采用NMOS晶体管以及寄生NPN晶体管的双触发结构，具有响应速度块、触发电压低的特点、而且导通均匀性更好。

附图说明