[发明专利]MDIO总线从设备及提高抗干扰能力的方法

说明书

技术领域

本发明涉及光通信技术中的MDIO总线技术领域，具体涉及MDIO总线从设备及提高抗干扰能力的方法。

背景技术

CFP(Centum Form Factor Pluggable，多功能可插拔)MSA(Multi-Source Agreement，多源协议)规定，CFP光模块与线卡主板间的信息交互采用MDIO(Management Data InpuOt Output，管理数据输入输出)总线进行通信。

通常情况下，100G CFP光模块需要与各种不同的线卡主板配合使用，由于各种线卡主板的硬件环境不一样，100G CFP光模块通过MDIO总线与线卡主板通信过程中会对信号产生传输损伤，造成信号的畸变。克服这种畸变的方法通常是要求100G CFP光模块和线卡主板进行严格的信号布线，控制阻抗匹配。但是由于硬件环境的多样性，线卡主板和100G CFP光模块的MDIO总线配合时常会出现故障，且故障大多出现在时钟信号中，同时，CFP光模块中含有大量电源、高速收发器等模拟器件，存在地平面干扰和其它信号的电磁干扰，因此对MDIO总线接口进行抗干扰的设计非常重要。

目前通常采用对地平面进行滤波处理、对其它电磁器件进行屏蔽处理，但是这些因素会对100G CFP光模块中MDIO总线信号质量产生影响，同时，在MDIO总线的主设备中，由于所有命令都是主设备发起，且MDIO总线的时钟信号也是由主设备发出的，因此各种干扰对MDIO主设备的影响较小，而在从设备中，MDIO总线的时钟信号从主设备发送过来，线路及光模块本身存在各种干扰，因此经常出现以下问题：

(1)时钟信号受到干扰发生畸变；

(2)时钟信号对数据的采集发生错误。

由此可见，现有的MDIO总线的从设备抗干扰能力较低。

发明内容

本发明所要解决的技术问题是MDIO总线的从设备抗干扰能力较低的问题。

为了解决上述技术问题，本发明提供了一种提高MDIO总线从设备抗干扰能力的方法，包括以下步骤：

在MDIO总线从设备上运行一个本地高速时钟，所述本地高速时钟产生频率大于MDC主时钟信号的参考时钟信号；

捕获接收到的MDC主时钟信号的上升沿和下降沿的起始时刻；

根据所述MDC主时钟信号的上升沿和下降沿的起始时刻，利用所述本地高速时钟生成MDC从时钟，即所述MDC主时钟信号的上升沿时刻触发所述本地高速时钟产生MDC从时钟的上升沿，在随后的3个所述本地高速时钟周期内忽略所述MDC主时钟信号的变化，保持MDC从时钟高电平，其后在所述MDC主时钟信号的下降沿时刻前保持高电平；所述MDC主时钟信号的下降沿时刻触发所述本地高速时钟产生MDC从时钟的下降沿，在随后的3个所述本地高速时钟周期内忽略所述MDC主时钟信号的变化，保持MDC从时钟低电平，其后在所述MDC主时钟信号的上升沿时刻前保持低电平；

MDIO总线从设备利用MDC从时钟进行MDIO总线数据处理。

在上述方法中，所述本地高速时钟的频率是MDIO主时钟频率的10倍或10倍以上。

本发明还提供了一种MDIO总线从设备，包括从设备主体，所述从设备主体具有MDIO总线接口，所述MDIO总线接口包括用于接收MDIO主设备发出的MDC主时钟信号的MDC时钟接口，所述从设备主体包括：

本地高速时钟，产生频率大于所述MDC主时钟信号的参考时钟信号；

捕获单元，用于捕获从所述MDC主时钟信号的上升沿和下降沿的起始时刻；

MDC从时钟生成单元，根据所述MDC主时钟信号的上升沿和下降沿的起始时刻，利用所述本地高速时钟生成MDC从时钟，即所述MDC主时钟信号的上升沿时刻触发所述本地高速时钟产生MDC从时钟的上升沿，在随后的3个所述本地高速时钟周期内忽略所述MDC主时钟信号的变化，保持MDC从时钟高电平，其后在所述MDC主时钟信号的下降沿时刻前保持高电平；所述MDC主时钟信号的下降沿时刻触发所述本地高速时钟产生MDC从时钟的下降沿，在随后的3个所述本地高速时钟周期内忽略所述MDC主时钟信号的变化，保持MDC从时钟低电平，其后在所述MDC主时钟信号的上升沿时刻前保持低电平；

所述从设备主体利用MDC从时钟进行MDIO总线数据处理。

在上述MDIO总线从设备中，所述本地高速时钟的频率是MDIO主时钟频率的10倍或10倍以上。

在上述MDIO总线从设备中，所述本地高速时钟的频率为100MHz。