[发明专利]用于化学辅助图案化的光可界定的对准层

说明书

描述了用于化学辅助图案化的光可界定的对准层和用于形成化学辅助图案化的光可界定的对准层的方案。本发明的实施例可以包括在包括转换组分的硬掩模之上设置化学增强抗蚀剂(CAR)材料。然后可以曝光所述CAR材料以形成经曝光的抗蚀剂部分。曝光可以在CAR材料的经曝光的部分中产生与转换组分相互作用的酸，以在经曝光的抗蚀剂部分下方形成硬掩模材料的改性区域。

技术领域

本发明的实施例属于半导体结构和加工领域，并且具体而言，属于用于化学辅助图案化的光可界定的对准层。

背景技术

过去几十年中，集成电路中对特征的缩放是日益增长的半导体行业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。

在第一方面，集成电路通常包括在本领域中被称为过孔的导电微电子结构，以用以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。过孔典型地由光刻工艺形成。代表性地，可以将光致抗蚀剂层旋涂在电介质层之上，光致抗蚀剂层可以通过图案化掩模曝光于图案化光化辐射，并且随后可以对经曝光的层进行显影以便在光致抗蚀剂层中形成开口。接下来，通过使用光致抗蚀剂层中的开口作为蚀刻掩模，可以在电介质层中蚀刻过孔的开口。该开口被称为过孔开口。最后，过孔开口可以用一种或多种金属或其它导电材料填充以形成过孔。

过去，过孔的尺寸和间隔逐渐减小，并且预计在未来，至少对于一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的尺寸和间隔将继续逐渐减小。过孔尺寸的一个度量是过孔开口的临界尺寸。过孔的间隔的一个度量是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心的距离。当通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，其本身存在几个挑战，特别是当间距约为70纳米(nm)或更小时和/或当过孔开口的临界尺寸约为35nm或更小时。

一个这样的挑战是，过孔和上层互连之间的交叠以及过孔和下层连接互连之间的交叠通常需要被控制为以四分之一过孔间距的数量级的高容差。当过孔间距随着时间的推移而缩放到越来越小时，交叠容差往往会随之以比光刻设备能够跟上的更大速率进行缩放。另一个这样的挑战是，过孔开口的临界尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在用以缩小过孔开口的临界尺寸的缩小技术。然而，缩小量往往受限于最小过孔间距以及缩小工艺的足够光学邻近校正(OPC)中性，并且不会显著损害线宽粗糙度(LWR)和/或临界尺寸均匀度(CDU)的能力。又一个这样的挑战是，当过孔开口的临界尺寸减小时，光致抗蚀剂的LWR和/或CDU特性通常需要改进，以便保持临界尺寸预算的相同的总体分数。然而，目前大多数光致抗蚀剂的LWR和/或CDU特性的改善并不像过孔开口的临界尺寸的减小一样快。再一个这样的挑战是，极小的过孔间距通常倾向于低于甚至极紫外线(EUV)光刻扫描仪的分辨能力。因此，通常可以使用两个、三个或更多个不同的光刻掩模，这往往会增加成本。在某些时候，如果间距持续减小，则即使使用多个掩膜也可能无法使用EUV扫描仪对这些极小间距的过孔开口进行打印。

因此，在过孔及相关互连制造技术的领域中需要改进。

在第二方面，当器件尺寸继续缩小时，诸如三栅极晶体管之类的多栅极晶体管已经变得越来越普遍。在常规工艺中，三栅极或其它非平面晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些实例中，体硅衬底由于其较低的成本和与现有的高产量体硅衬底基础结构的兼容性而是优选的。然而，缩放多栅极晶体管并不是没有后果的。由于微电子电路的这些基本构造块的尺寸减小，并且由于在给定区域中制造的基本构造块的绝对数量增加，对用于制造这些构造块的半导体工艺的限制已经变为压倒性的。

因此，在非平面晶体管制造技术的领域中需要改进。

附图说明

图1A-1F示出了根据本发明的实施例的涉及EUVL和BCP光刻两者的方法中的各种操作的平面视图和对应的截面视图，在附图中：

图1A是示出在下层或衬底上涂覆或以其它方式设置的硬掩模层的平面视图和沿着该平面视图的a-a'轴截取的对应截面视图；