[发明专利]防止时序违规

说明书

一种装置，包括时钟，其适于提供如果未检测到时序违规在第一电平与第二电平之间周期地交替的时钟信号；第一锁存器，其适于被计时为使得当时钟信号处于第一电平时，其使第一信号通过；第二组合逻辑，其适于基于通过第一锁存器的第一信号而输出第二信号；第二锁存器，其适于被计时为使得当时钟信号处于第二电平时其使第二信号通过；检测部件，其适于检测第一信号和第二信号中的至少一个的顺序违规；时间拉伸部件，其适于在检测到时序违规的情况下将时钟拉伸，使得时钟以一定延迟在第一电平与第二电平之间交替。

技术领域

本发明涉及一种与管线数字逻辑的时序有关的装置、方法以及计算机程序产品。更特别地，本发明提供了一种用以避免错误时序违规和缓解时序违规的机制。

背景技术

缩写

CLK 时钟

FW 固件

HW 硬件

LL 逻辑锁存器

SW 软件

TB 时间借用

TED 时序错误检测

TEP 时序错误预防

在现在的数字逻辑系统中，尝试在减少功率消耗的同时增加操作效率。在此类系统中，时序违规(包括时序错误)可由于例如(局部)电压降、温度变化、门长度的变化、晶体管的掺杂浓度变化及其它半导体元件、交叉耦合噪声等而发生。并且，数字逻辑电路的不同部分中的不同制造过程全局或局部拐角可导致时序违规。为了避免由于过慢的组合逻辑而引起的时序违规，通常应用时序裕度。

在本申请中，在有时序违规时，理解以下行为(参见图1)：

数字逻辑(也称为逻辑电路)包括一个或多个组合逻辑，诸如图1中的f_A和f_B。组合逻辑的操作结果被存储在相应(1位)寄存器中，诸如寄存器A、寄存器B。寄存器可以是锁存器或触发器或其两者的混合。其根据时钟CLK工作(被计时或门控)。在图中，短划线箭头指示计时。触发器对于时钟的(上升或下降)边沿处的数据输入而言是透明的。如果时钟具有预定义状态(高或低)，则锁存器对于数据输入而言是透明的。当时钟从此状态渡越到另一状态时，实际数据输入被存储并保持在锁存器中直至时钟再次渡越到预定义状态为止。在下文中，考虑锁存器。

如果数字逻辑正确地工作，则组合逻辑f_A对输入信号X进行工作以获得f_A(X)。如果锁存器A在时钟的第一循环处(在时钟的某个电平处，诸如高)对于输入数据而言是透明的，则其在时钟保持在某个电平的同时使f_A(X)通过，并且当时钟渡越到反相电平(例如低)时存储f_A(X)。如果存在后续组合逻辑和锁存器，例如图1中所示的f_B和锁存器B，则组合逻辑f_B将对f_A(X)进行操作，获得f_B(f_A(X))。当锁存器B对于数据输入而言透明时(如果时钟再次地处于某个电平)，此结果在时钟的第二循环处被存储在锁存器B中。

然而，如果当锁存器变得对于数据输入而言透明时组合逻辑A还没有结束其操作，则锁存器A将在时钟渡越到反相电平时存储可能不同于f_A(X)的值。这称为时序违规。如果寄存器A的输出不同于f_A(X)，则时序违规可导致时序错误。因此，后续组合逻辑可对“错误”输入进行工作，使得其不获得f_B(f_A(X))。

可用TED来检测时序违规。例如，已知时序违规检测的以下方法：