[发明专利]用于后段(BEOL)互连的利用多色光桶的自对准过孔图案化

说明书

描述了用于后段(BEOL)互连的利用多色光桶的自对准过孔图案化。在示例中，用于集成电路的互连结构包括设置在衬底上方的互连结构的第一层。互连结构的第二层设置在互连结构的第一层上方。第二格栅的电介质线与第一格栅的电介质线重叠并接触，但第二格栅的电介质线与第一格栅的电介质线不同。第一电介质区和第二电介质区设置在第一格栅的金属线与第二格栅的金属线之间并且与第一格栅的电介质线的上部和第二格栅的电介质线的下部处于同一平面。第一电介质区由第一交联的可光解材料组成，并且第二电介质区由不同的第二交联的可光解材料组成。

技术领域

本发明的实施例处于半导体结构和处理的领域，并且具体来说，处于用于后段(BEOL)互连的利用多色光桶的自对准过孔图案化的领域。

背景技术

在过去的几十年里，集成电路中的特征的缩放已经成为日益增长的半导体产业背后的驱动力。缩放至越来越小的特征实现了半导体芯片的有限基板面(real estate)上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上含有更大数量的存储器或逻辑器件，从而为产品的制作提供增大的容量。然而，对不断增大的容量的驱动并不是没有问题的。对每个器件的性能进行优化的必要性变得越来越重要。

集成电路通常包括导电的微电子结构(在本领域中已知为过孔)，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。通常通过光刻工艺形成过孔。代表性地，光致抗蚀剂层可以旋涂在电介质层之上，可以通过图案化掩模使光致抗蚀剂层在图案化的光化辐射下曝光，并且随后，可以对曝光的层进行显影以在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以用一种或多种金属或其它导电材料来填充过孔开口以形成过孔。

过去，过孔的大小和间隔已经逐步减小，并且预期在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的大小和间隔将持续逐步减小。过孔大小的一个量度是过孔开口的临界尺寸。过孔间隔的一个量度是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心的距离。

当通过这种光刻工艺来将具有极小间距的极小过孔图案化时，它们本身呈现了若干挑战，尤其是在间距约为70纳米(nm)或更小时和/或在过孔开口的临界尺寸约为35nm或更小时。一个这种挑战是过孔与上层互连之间的重叠、以及过孔与下层的平台互连(landing interconnect)之间的重叠通常需要被控制到近似为过孔间距的四分之一的高容差。随着过孔间距随着时间的推移而不断缩小，重叠容差趋向于随之以比光刻装备能够保持的速率更大的速率进行缩放。

另一个这种挑战是过孔开口的临界尺寸通常趋向于比光刻扫描仪的分辨能力更快地进行缩放。存在用于缩小过孔开口的临界尺寸的缩小技术。然而，缩小的量趋向于受到最小过孔间距的限制，并且受到缩小工艺充分地达到光学邻近校正(OPC)中性线、并且不会显著损害线宽粗糙度(LWR)和/或临界尺寸一致性(CDU)的能力的限制。

又一个这种挑战是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的临近尺寸的减小而提高，以保持临界尺寸预算的相同的整体分数。然而，当前，大部分光致抗蚀剂的LWR和/或CDU特性并不像过孔开口的临界尺寸减小那样迅速地提高。

再一个这种挑战是极小的过孔间距通常趋向于甚至低于极紫外线(EUV)光刻扫描仪的分辨能力。结果，通常可以使用两个、三个、或者更多不同的光刻掩模，而这趋向于增加成本。在某些时候，如果间距持续减小，那么即使利用多个掩模也不可能使用EUV扫描仪来印刷用于这些极小间距的过孔开口。

因此，过孔制造技术领域需要改进。

附图说明

图1A-1H示出了根据本发明的实施例的表示使用多色光桶的减数法自对准过孔图案化的方法中的各操作的集成电路层的部分，其中：