[发明专利]具有增强的可靠性和密度的经校准输出驱动器

说明书

相关申请的交叉引用

本申请要求于2013年10月17日提交的美国非临时申请No.14/056,913的优先权，其全部内容通过援引纳入于此。

技术领域

本申请涉及输出驱动器，尤其涉及具有用于阻抗校准的双模支路的输出驱动器。

背景

将集成电路耦合至外部设备的迹线和互连具有应当由该集成电路的输出驱动器所匹配的特征阻抗。如果输出驱动器具有与相关联电路板的特征阻抗不匹配的输出阻抗，则会发生不期望的效应，诸如抖动和信号反射。因此，常规情况是集成电路输出驱动器具有某种可配置性以使得其可被校准到期望输出阻抗。

图1中示出了将输出信号驱动到输出焊盘105的常规阻抗经校准输出驱动器100。为了调整或校准焊盘105处的输出阻抗，驱动器100包括下拉区段110和上拉区段(未解说)。如名称所暗示的，下拉区段110用于在数据输出信号的补信号(datab)被断言为高时将焊盘105接地。相反，上拉区段用于在数据输出信号为高时将焊盘105充电至电源电压VDD。上拉区段以及下拉区段110两者均包括数个可选支路以及默认支路。在下拉区段110中，每个可选支路可形成至接地(VSS)的电流路径，而在上拉区段中它们可形成至运载电源电压VDD的电源节点的电流路径。

这两个区段中的默认支路总是导电的，而不管校准设置如何。由此，下拉区段110中的默认支路被配置成在驱动NMOS数据晶体管M1的互补数据信号datab和驱动NMOS晶体管M2的使能信号dnvm两者均被断言时形成至接地的路径。但其余支路根据分别对应于校准晶体管M3到M7的校准比特dn<0>到dn<4>是可选的。由此下拉区段110中存在对应于范围从支路0到支路4的5个校准比特的5个可选支路。每条支路(无论是默认还是可选的)包括NMOS数据晶体管M1，其具有由互补数据输出信号datab驱动的栅极。由此，当datab变为高时，所有M1数据晶体管导电。但每个可选支路将仅在相应校准比特被断言时导电。

由每个可选支路和默认支路驱动的电流取决于每条支路的电阻器的电阻。默认支路包括电阻器R，而其余可选支路的电阻取决于校准方案。可使用数种校准方案来调整驱动器100的输出阻抗。例如，在二进制校准方案中，可选支路0具有最大电阻R0。每个后续可选支路具有前一支路的电阻的一半。由此，可选支路1具有电阻R0/2，可选支路2具有电阻R0/4，可选支路3具有电阻R0/8，并且可选支路4具有电阻R0/16。

上拉区段是类似的，除了默认支路和可选支路耦合至VDD而非VSS并且NMOS晶体管由PMOS晶体管替代。校准比特取决于用于制造驱动器100的特定工艺角。例如，假设下拉区段110必须汲取电流I以在输出焊盘105处提供期望输出阻抗。如果所有可选支路都是导电的(诸如针对慢工艺角)，则该电流I跨可选支路以及默认支路分布。但在其中可选支路皆不导电的快工艺角处，默认支路中的晶体管M1和M2则必须传导全部量的期望电流I。默认支路中的电阻器R则必须有充足大小以减少关于其耦合通孔的电迁移问题。由在较快工艺角处的默认支路运载的相对较大电流量由此引起因结果所得的电迁移风险而导致的可靠性问题。默认支路的相对较大电阻器大小则延及其他支路。输出驱动器100由此体积相对较大，这降低了相应集成电路中的密度。这在可选支路的电阻器甚至将不被用于快工艺角时是尤其低效的。

因此，本领域中需要具有更大密度和改善的可靠性的改进驱动器。

概述

配置成驱动输出节点的输出驱动器包括下拉区段和上拉区段。每个区段包括对应的多条双模支路，每条双模支路包括数据路径和校准路径。下拉区段中的数据路径被配置成响应于互补数据输出信号的断言而将电流从输出节点传导至接地，而上拉区段中的数据路径被配置成响应于互补数据输出信号的解除断言而将电流从电源节点传导至该输出节点。上拉和下拉区段中的数据路径由此在输出节点的相应下拉或上拉期间是活跃的。

相反，下拉区段中的每条双模支路中的校准路径被配置成仅在互补数据输出信号被断言且相应校准比特被断言时耦合至接地。类似地，上拉区段中的每条双模支路中的校准路径被配置成仅在互补数据输出信号被解除断言且相应校准比特的补被断言时耦合至电源节点。双模支路由此具有其中仅数据路径导电的第一操作模式。类似地，双模支路具有其中数据路径和校准路径两者均导电的第二操作模式。

附图简述

图1是常规经校准输出驱动器的下拉区段的示意图。