[发明专利]具有增强的可靠性和密度的经校准输出驱动器

权利要求书

1.一种输出驱动器，包括：

集成电路的下拉区段，其包括并联耦合在输出节点与接地之间的多条双模支路，其中所述下拉区段被配置成接收具有对应于所述多条双模支路的多个校准比特的校准字，其中所述多条双模支路被配置成响应于互补数据输出信号的断言而从所述输出节点汲取期望电流至接地；并且其中每条双模支路包括：

电阻器，其具有耦合至所述输出节点的第一端子；

数据晶体管，其耦合在所述电阻器的第二端子与接地之间，所述数据晶体管被配置成响应于所述互补数据输出信号的断言而导电，其中所述数据晶体管具有足够的大小以在所述输出驱动器的最快预期工艺角处传导所述期望电流的一部分；以及

校准晶体管，其耦合在所述第二端子与接地之间，所述校准晶体管被配置成响应于所述支路的相应校准比特的断言而导电，其中所述校准晶体管具有相对于所述数据晶体管大小而言不同的大小，以使得在所述输出驱动器的最慢预期工艺角处由所述数据晶体管和所述校准晶体管传导的总电流等于所述期望电流的所述部分。

2.如权利要求1所述的输出驱动器，其特征在于，所述双模支路排列成从第一双模支路到最后一条双模支路，所述第一双模支路之后的每条双模支路跟随在前一双模支路之后，并且其中所述第一双模支路之后的每条双模支路的电阻器具有的电阻是前一双模支路的电阻器的电阻的一半。

3.如权利要求1所述的输出驱动器，其特征在于，每个电阻器是薄膜电阻器。

4.如权利要求3所述的输出驱动器，其特征在于，每个薄膜电阻器包括氮化钛。

5.如权利要求2所述的输出驱动器，其特征在于，所述第一双模支路的数据晶体管具有第一强度，并且其中所述第一双模支路之后的每条双模支路的数据晶体管具有的强度为前一双模支路中的数据晶体管的强度的两倍。

6.如权利要求2所述的输出驱动器，其特征在于，所述数据晶体管和所述校准晶体管包括NMOS晶体管。

7.如权利要求1所述的输出驱动器，其特征在于，进一步包括上拉区段，其具有耦合在所述输出节点与电源节点之间的多条双模上拉支路，其中每条双模上拉支路包括电阻器，并且其中每条双模上拉支路被配置成在第一操作模式中仅使用数据路径来导电且在第二操作模式中使用所述数据路径和校准路径来导电，并且其中所述上拉区段被配置成接收具有对应于所述上拉区段中的所述多条双模支路的多个校准比特的上拉校准字。

8.如权利要求7所述的输出驱动器，其特征在于，每条双模上拉支路包括：

电阻器，其具有耦合至所述输出节点的第一端子；

数据晶体管，其耦合在所述双模上拉支路的电阻器的第二端子与所述电源节点之间并具有耦合至所述互补数据输出信号的栅极；以及

校准晶体管，其耦合在所述双模上拉支路的电阻器的第二端子与所述电源节点之间并具有耦合至所述双模上拉支路的校准比特的栅极。

9.如权利要求8所述的输出驱动器，其特征在于，所述双模上拉支路排列成从第一双模上拉支路到最后一条双模上拉支路，所述第一双模上拉支路之后的每条双模上拉支路具有前一双模上拉支路，其中所述第一双模上拉支路的电阻器具有第一电阻，并且其中所述第一双模上拉支路之后的每条双模上拉支路的电阻器具有的电阻为前一双模上拉支路中的电阻器的电阻的一半。

10.如权利要求8所述的输出驱动器，其特征在于，所述双模上拉支路中的所述数据晶体管和所述校准晶体管包括PMOS晶体管。