[发明专利]具有通孔条的半导体器件

说明书

一种半导体器件，包括逻辑管芯的第二表面和第一通孔条的第二表面耦合至基板的第一表面，存储器管芯的第二表面耦合至通孔条的第一表面，存储器管芯的第二表面的一部分在逻辑管芯的第一表面上延伸，使得逻辑管芯和存储器管芯垂直交错，以及存储器管芯通过通孔条电耦合至逻辑管芯。通孔条可由玻璃制成，且包括透玻通孔(TGV)和嵌入的诸如电阻器、电容器和电感器之类的无源器件。半导体器件可被形成为单个封装或层叠封装结构，其具有通孔条并且存储器管芯封装在一个封装中而基板和逻辑管芯封装在另一个封装中。

优先权要求

本申请要求于2013年9月27日提交的题为“具有通孔条的半导体器件(SEMICONDUCTOR DEVICE WITH VIA BAR)”的美国专利申请No.14/040,223的优先权，该专利申请通过援引纳入于此。

公开领域

所揭示的实施例涉及用于半导体器件的通孔条。更具体地说，示例实施例涉及单个或多个封装半导体器件，该单个或多个封装半导体器件包括玻璃通孔条，并且可任选地包括玻璃中介体以将半导体管芯与一个或多个存储器管芯耦合。

发明背景

半导体器件应用，尤其是移动设备应用的最新趋势包括朝着高性能等级同时维持低功耗、低成本和小面积的推动。为了实现这些目标，供应商和半导体器件制造商正在探索增加器件的存储容量、降低封装尺寸、提高可测性、以及在器件封装内有效集成无源组件的方案。将会结合几个示例简要讨论与器件封装有关的现有技术以说明已知方案的好处和缺点。

首先，参考图1，将讨论多重封装方案。图1示出了传统的层叠封装(PoP)100。PoP100包括至少两个图示的封装102和104，它们彼此附连。封装104包括逻辑管芯106，封装102包括一个或多个存储器管芯，例如存储器管芯108a和108b。因此，逻辑管芯106和存储器管芯108a-108b可分开封装并且这些封装彼此附连。焊线114和/或穿模通孔(TMV)112也通常被用于电连接逻辑管芯106和存储器管芯108a-b。

在示出的配置中，PoP 100具有数个具有吸引力的特征。一般来说，其允许逻辑管芯106和存储器管芯108a-b非常接近并能控制两者的相对位置。个体管芯的可测性可得到提高，因为逻辑管芯和存储器管芯可被分开测试，并且仅通过测试的管芯(也称为“已知合格管芯”)才被封装。这能保持低成本并允许针对特定处理器定制存储器需求的能力。此外，在采购存储器管芯108a-b方面也具有更好的灵活性。例如，存储器管芯108a-b可包括动态随机存取存储器(DRAM)。例如，不同尺寸和/或来自不同供应商/制造商的DRAM管芯可被方便地集成到封装102中，以适应集成在逻辑管芯106上的处理器的特定需求。

然而，PoP 100有若干缺陷。通常，例如PoP 100之类的PoP结构包括包含逻辑和存储器管芯的封装的垂直堆叠。这导致PoP 100的总高度的不希望的增加。此外，焊线114在逻辑管芯106和存储器管芯108a-b之间建立长路径。由于需要贯穿封装/模具的厚度以使得逻辑管芯106和存储器管芯108a-b互连，因而TMV 112的间距会较高。此外，无源器件(例如示出的电容器110)在典型的PoP结构中不能被有效集成，这会导致占用面积增大(水平面积)。窄输入/输出(I/O)接口，或者说，缺乏对宽I/O接口的支持被视为PoP 100的另一个限制。

不同于如PoP 100那样将逻辑管芯和存储器管芯分开封装，单个封装方案也是业内熟知的，并且结合图2-3将描述单个封装方案。在图2中，示出了称为“3D封装”的结构200。3D封装200包括统一的封装202，其封装了逻辑管芯204以及DRAM管芯206。逻辑管芯204和DRAM管芯206是垂直集成的。3D封装200相对于PoP 100的一个改进是互连208(例如逻辑管芯204和DRAM管芯206之间的互连)的长度被显著减小，这是由于不再需要贯穿封装模具的缘故。此外，3D封装200可支持很宽的I/O接口，这允许高带宽存储器访问。