[发明专利]半导体构造及形成导电触点的方法

说明书

一些实施例包含形成导电触点的方法。穿过绝缘材料形成到导电结构的开口。在所述开口的底部区域内形成导电插塞。形成间隔物以给所述开口的上部区域的横向外围加衬，且使所述插塞的上部表面的内部部分暴露。抵靠所述插塞的所述上部表面的所述内部部分形成导电材料。一些实施例包含具有在绝缘堆叠内且抵靠含铜材料的导电插塞的半导体构造。间隔物在所述插塞的上部表面的外部部分上方，且不直接在所述上部表面的内部部分上面。导电材料在所述插塞的所述上部表面的所述内部部分上方，且抵靠所述间隔物的内部横向表面。

技术领域

本发明涉及半导体构造及形成导电触点的方法。

背景技术

存储器通常经并入到集成电路中。存储器可(举例来说)在计算机系统中用于存储数据。

存储器可提供为存储器单元的大阵列。可跨越所述阵列提供字线及位线，使得可通过字线与位线的组合来唯一地寻址个别存储器单元。

众多类型的存储器为可用的。存储器的实例性类别为电阻式随机存取存储器(RRAM)，其在现有及未来数据存储需求中的利用为受关注的。RRAM利用具有在电阻率方面相对于彼此不同的两个或两个以上稳定状态的可编程材料。可用于RRAM中的存储器单元的实例性类型为相变存储器(PCM)单元、可编程金属化单元(PMC)、导电桥接随机存取存储器(CBRAM)单元、纳米桥存储器单元、电解质存储器单元、二元氧化物单元以及多层氧化物单元(举例来说，利用多价氧化物的单元)。所述存储器单元类型并不相互排斥。举例来说，CBRAM及PMC为重叠的类别组。

集成电路制作的持续目标为增加集成水平(即，将电路按比例缩放到较小尺寸)。字线及位线可随着增加的集成水平而跨越存储器阵列变得日益紧密包装。字线及位线与存储器阵列外部的电路电耦合且用于在读取/写入操作期间传送去往及来自存储器阵列的电信号。在增加存储器之集成水平方面遇到困难，这是因为形成从存储器阵列外部的电路到字线及位线的适合连接变得日益困难。期望开发适合于形成到字线及位线的连接的新架构，以及制作此类架构的新方法。也期望此类架构适合于形成到集成电路组件而非字线及位线的连接。

附图说明

图1是集成式存储器阵列的图解性俯视图。

图2是沿着图1的线2-2的横截面侧视图。

图3到8及10到12是实例性实施例的各个处理阶段处的半导体构造的图解性横截面图。

图9是图8的构造的图解性俯视图(其中图8的视图是沿着图9的线8-8)。

图13是继图11的处理阶段之后的处理阶段处的构造的图解性俯视图。

图14是继图13的处理阶段之后的处理阶段处的构造的图解性俯视图，且是图12的处理阶段处的构造的俯视图(其中图12的视图是沿着图14的线12-12)。

图15及16是用于利用具有存储器阵列的图12的结构的实例性实施例的图解性横截面图。

图17到20是在另一实例性实施例的各个处理阶段处的半导体构造的图解性横截面图。图17的处理阶段可跟在图4的处理阶段之后。

图21是另一实例性实施例的处理阶段处的半导体构造的图解性横截面图。图21的处理阶段可跟在图10的处理阶段之后。

图22是图21的构造的图解性俯视图，其中图21的构造是沿着图22的线21-21。

图23及24是根据实例性实施例的继图22的处理阶段之后的处理阶段处展示的图22的构造的图解性俯视图。

图25是图24的构造的横截面侧视图，其中图25的视图是沿着图24的线25-25。

具体实施方式