[发明专利]用于满足移位加载（LOS）测试的Q选通单元架构和用于识别最佳Q选通候选的算法

说明书

提供了一种使用多个触发器创建支持用于移位加载(LOS)扫描测试的Q选通的架构的方法。该方法可以包括：将公共时钟信号施加于多个触发器的每个时钟输入，以及将选通扫描使能信号施加于多个触发器的每个扫描使能输入。该方法还可以包括：将全局扫描使能信号直接施加于多个Q门中的每一个，所述多个Q门中的每一个对应于所述多个触发器中的每一个，其中全局扫描使能信号穿过信号路径，该信号路径绕过位于所述多个触发器中的任何两个触发器之间的组合逻辑。

相关申请的交叉引用

本申请涉及通过引用将其内容和公开全部明确结合在本文中的、于 2013年7月6日提交的以下共同拥有、共同未决的美国专利申请：美国专利申请序列号(13/942,732)，名称为“ALGORITHM TO IDENTIFY BEST Q-GATING CANDIDATES AND A Q-GATING CELLARCHITECTURE TO SATIATE THE LAUNCH-OFF-SHIFT(LOS) TESTING”。

技术领域

本发明一般涉及集成电路测试，并且更特别地涉及扫描-移位功率的控制。

背景技术

随着晶体管的几何结构关于集成电路(微电子芯片或微芯片)中的技术而缩小，芯片上的缺陷的数量和类型会随着逻辑密度的增大而呈指数地增加。缺陷可以是在制造过程期间引入到器件中的错误。故障模型是缺陷如何改变设计行为的数学描述。在集成电路的设计期间，执行测试以确保集成电路如预期地那样工作。可通过本领域中被称为面向测试的设计 (DFT)、也被称为可测试性设计的设计技术来促进集成电路的测试。自动测试模式生成和自动测试模式生成器(ATPG)是用于找出输入(或测试)序列的电子设计自动化(EDA)技术，所述输入(或测试)序列在被应用于数字电路时使自动测试设备能够区分正确电路行为和由缺陷引起的故障电路行为。基于扫描的可测试性设计(DFT)和自动测试模式生成(ATPG)被开发以便明确地测试设计中的每个门和路径。

由于更多的门被集成在缩小的纳米节点中的区域内，所以扫描移位期间的扫描移位功率和功率衰减(power droop)对测试过程造成主要挑战。如此，需要Q选通(“选通的q”设计)。Q选通是用于减少移位操作期间的功率消耗的DFT。Q选通设计将逻辑门添加到每个扫描触发器的q输出和逻辑锥之间的电路设计中。在移位操作期间断言(assert)至逻辑门的移位线。移位线的断言使得从逻辑门到逻辑锥的输出在移位操作期间被保持在单一状态中。如此，每个扫描触发器的q输出被指定为在移位模式期间将被“选通”的输出。然而，使用Q选通来控制用于整个设计的扫描- 移位功率可能会存在问题。

发明内容

根据本发明的至少一个实施例，提供了一种方法，用于使用多个触发器创建一种架构来支持用于移位加载(LOS)扫描测试的Q选通。该方法可以包括：将公共时钟信号施加于多个触发器的每个时钟输入，以及将选通扫描使能信号施加于多个触发器的每个扫描使能输入。该方法还可以包括：将全局扫描使能信号直接施加于与多个触发器中的每一个相对应的多个Q门中的每一个，其中全局扫描使能信号穿过信号路径，该信号路径绕过位于多个触发器中的任何两个触发器之间的组合逻辑。

附图说明

根据将要结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其他目的、特征和优点将变得明显。附图的各种特征并非按比例绘制，因为这些图示是为了促进本领域技术人员结合详细描述清楚地理解本发明。在附图中：

图1示出根据一个实施例的集成电路的示例性逻辑测试设计；

图2是根据一个实施例的用于识别最佳Q选通候选的操作流程图；

图3示出根据一个实施例的具有流水线式扫描使能的Q选通；

图4示出根据一个实施例的时序波形，其绘出在全速捕获时钟边沿处的建立时序违规；