[发明专利]双端口存储单元

说明书

公开了一种多端口存储单元，其包括第一(P1+N1)和第二(P2+N2)交叉耦接的反相器电路。每个反相器电路的输入节点(150/180)被耦接到另一个反相器电路的输出节点(180/150)以接收另一个反相器电路的反相输出。多端口存储单元包括第一对第一类型存取晶体管(P3，P4)，每个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的输入节点(150，180)。多端口存储单元还包括第二对第二类型存取晶体管(N3，N4)，每个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的输入节点(150，180)。多端口单元展现了布局紧凑性和SEU耐受度方面的优点。

技术领域

本公开大体涉及集成电路(IC)中的存储单元。

背景技术

静态随机存取存储器(SRAM)是一种使用双稳态闩锁电路(latching circuitry)来存储每个比特的半导体存储器。SRAM被用作为许多电子设备的数据存储器，并且经常被用来实现可编程逻辑集成电路(IC)。

SRAM单元可以被写入或读出。一般来说，SRAM单元在其输出端口处提供一个电压，而传感放大器检测SRAM中保持的电压是代表数字值1还是数字值0。一些SRAM单元具有单个端口用来写入数据和读出数据。其它的SRAM单元具有多个端口，可以通过多种方式以及出于多种目的使用这些端口。在一些IC中，多端口SRAM单元可工作于单端口模式或多端口模式。

具有SRAM阵列的IC正被由密度越来越高的工艺技术实现。这导致每片IC具有越来越高的比特密度。任何存储器系统都容易受到随机翻转(random up-set)的影响，随机翻转会导致比特翻转和错误操作。存储器的时间错误(Failure in Time,FIT)率是按照每10^12秒每兆比特的错误来衡量的。平均错误时间(MTBF)与存储器密度、每个系统的IC以及FIT的乘积成反比。如果IC的存储器密度增加，但是FIT和每个系统的IC保持恒定，使用这些IC的系统的MTBF将下跌到不可接受的水平。在设计具有快速增加的比特量的IC时，有必要寻找与密度增加成比例地减少单元FIT的方法。许多设计决策将是由提高存储器密度所驱动的，而另一些则是由提高FIT的需求所驱动的。

发明内容

多端口存储单元包括第一和第二反相器电路。每个反相器电路包括第一类型的上拉晶体管和第二类型的下拉晶体管。在每个反相器电路中，上拉晶体管的栅极和下拉晶体管的栅极都被耦接到第一节点，并且接收相同的电压电位。上拉晶体管的源极和下拉晶体管的漏极被串联耦接，并且在上拉晶体管和下拉晶体管之间的第二节点提供反相输出。每个反相器电路的第一节点被耦接到另一个反相器电路的第二节点以接收该另一个反相器电路的反相输出。多端口存储单元包括第一对第一类型的存取晶体管(accesstransistor)，该对存取晶体管中的每一个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。多端口存储单元还包括第二对第二类型的存取晶体管，该对存取晶体管中的每一个存取晶体管都耦接到第一和第二反相器电路中的各自的一个反相器电路的第一节点。