[发明专利]集成电路和形成该集成电路的方法

说明书

在描述的示例中，集成电路(100)包括具有第一导电类型、逻辑区和存储器区的衬底(110)。沟槽隔离结构(112)接触衬底(110)。逻辑晶体管(114)具有：接触且位于衬底(110)的逻辑区上的逻辑栅极电介质(126)；和接触且位于逻辑栅极电介质(126)上的逻辑栅极(130)。存储器晶体管(116)具有：接触且位于衬底(110)的存储器区上的存储器栅极电介质(146)；和接触且位于存储器栅极电介质(146)上的存储器栅极(150)。电阻器(118)接触且位于沟槽隔离结构(112)上。电阻器(118)具有掺杂浓度，其基本上等于存储器栅极(150)的掺杂浓度且基本上小于逻辑栅极(130)的掺杂浓度。

技术领域

本发明通常涉及集成电路，且具体地，涉及一种集成电路和一种形成具有改进的逻辑晶体管性能和SRAM晶体管产量的方法。

背景技术

在片上系统(SoC)中，集成电路包括电子设备需要的所有元件。SoC可包括NMOS逻辑晶体管、NMOS静态随机存取存储器(SRAM)晶体管和多个电阻器。逻辑和SRAM晶体管具有经常以多晶态硅(多晶硅)实施的栅极。晶体管也经常以多晶硅实施。

集成电路的制造包括多个图案化光刻胶层的构造和随后的移除。图形化光刻胶层的构造和移除是相对昂贵的过程。因此，通过使用图形化光刻胶层的最小可能数量，制造成本可减少。

在一种最小化SoC制造期间使用的图形化光刻胶层数量的方法中，图形化光刻胶层形成，且n型掺杂物同时被注入将用作逻辑栅极和SRAM栅极的多晶硅层的区中。同时注入的一个缺点是逻辑栅极的最佳掺杂浓度明显不同于SRAM栅极的最佳掺杂浓度。

分开的图形化光刻胶层用于注入n型掺杂物到将用作电阻器的多晶硅层的区中，其具有相比于逻辑和SRAM栅极不同的掺杂浓度，以满足表面电阻和电阻温度系数(TCR)目标。

NMOS逻辑晶体管的性能随着更低的掺杂浓度而下降，但更低的掺杂浓度改进NMOSSRAM晶体管的得率。相反地，NMOS逻辑晶体管的性能随着更高的掺杂浓度而改进，但更高的掺杂浓度减少NMOS SRAM晶体管的得率。例如，在逻辑栅极中更高的掺杂浓度在翻转时减少有效栅极电介质厚度，该过程改进性能。然而，更高的掺杂浓度也引起SRAM晶体管交叉扩散，在其中来自n型栅极区的n型掺杂物在上面扩散到p型栅极区。扩散n型掺杂物减少p型栅极区中的有效p型掺杂浓度，其导致阈值电压变化和更低的SRAM得率。

因此，同时注入NMOS逻辑和SRAM晶体管栅极的n型掺杂物的剂量经常选择为小于逻辑栅极的最佳掺杂浓度和大于SRAM栅极的最佳掺杂浓度的值。

发明内容

在描述的示例中，一种集成电路包括具有第一导电类型、逻辑区和存储器区的衬底区。沟槽隔离结构接触衬底区。逻辑晶体管具有：接触且位于衬底区的逻辑区上的逻辑栅极电介质；和接触且位于逻辑栅极电介质上的逻辑栅极。存储器晶体管具有：接触且位于衬底区的存储器区上的存储器栅极电介质；和接触且位于存储器栅极电介质上的存储器栅极。电阻器接触且位于沟槽隔离结构上。电阻器具有掺杂浓度，其基本上等于存储器栅极的掺杂浓度且基本上小于逻辑栅极的掺杂浓度。

附图说明

图1是根据示例实施例的一种集成电路的剖视图。

图2A-2H是根据示例实施例的一种形成集成电路的方法的剖视图。

具体实施方式

图1展示了一种示例集成电路100的剖视图。如在下面更详细的描述，在一种包括逻辑晶体管、SRAM晶体管和电阻器的集成电路中，示例实施例改进逻辑晶体管的性能，同时改进SRAM晶体管的得率。

如图1所示，半导体结构100包括p型单晶硅衬底区110，和接触衬底区110的沟槽隔离结构112。半导体结构100也包括NMOS逻辑晶体管114、NMOS SRAM晶体管116和多晶态硅(多晶硅)电阻器118。