[发明专利]延迟电路、振荡电路及半导体装置

说明书

技术领域

本发明涉及延迟电路、具备该延迟电路的振荡电路及半导体装置。

背景技术

对现有的延迟电路进行说明。图4是示出现有的延迟电路的电路图。

现有的延迟电路具备：反相器611、617、618；NMOS晶体管612；PMOS晶体管615、616；电容613；恒流电路614；输入端子VIN；输出端子VOUT；电源端子101；以及接地端子100。

图5是说明现有的延迟电路的动作的时间图。

在提升电源端子101的电源电压VDD之后，输入端子VIN的电压为低电平（Lo）时，节点631的电压成为高电平（High）而NMOS晶体管612导通、PMOS晶体管616截止。因NMOS晶体管612导通而电容613放电，节点632成为低电平。此时，反相器617的反转输出为高电平，因此节点633的电压成为高电平。因而，PMOS晶体管615被截止，输出端子VOUT的电压成为低电平。

若输入端子VIN的电压变为高电平，则节点631的电压成为低电平而NMOS晶体管612截止、PMOS晶体管616导通。因NMOS晶体管612截止而电容613开始充电并且节点632上升。而且，如果节点632的电压超过反相器617的探测电压VR1，节点633的电压就会成为低电平而PMOS晶体管615导通，输出端子VOUT的电压变为高电平。这样，延迟自输入端子VIN的电压从低电平变到高电平时起到节点632的电压超过探测电压VR1为止的时间（Td），而输出端子VOUT的电压从低电平变为高电平（例如，参照专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2004－260730号公报。

发明内容

发明要解决的课题

然而，现有的延迟电路存在的课题是节点632的电压超过探测电压VR1为止的时间（Td）出现偏差，难以正确地设定自输入端子VIN的电压从低电平变到高电平到输出端子VOUT的电压从低电平变到高电平为止的延迟时间。

本发明鉴于上述课题而成，提供能够正确设定自输入端子VIN的电压变化到输出端子VOUT的电压变化为止的延迟时间的延迟电路。

用于解决课题的方式

为了解决现有的课题，本发明的延迟电路及半导体装置采用如下结构。

延迟电路在由耗尽型NMOS晶体管和在其栅极及背栅极与源极之间设置的电阻构成的恒流电路与电容之间，具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管而构成。

发明的效果

本发明的延迟电路在恒流电路与电容之间具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管，因此只用恒流电路的电阻和电容能够正确地设定延迟时间。

附图说明

图1是示出本实施方式的延迟电路的电路图。

图2是示出本实施方式的延迟电路的动作的时间图。

图3是示出利用本实施方式的延迟电路的半导体装置的一个例子的电路图。

图4是示出现有的延迟电路的电路图。

图5是示出现有的延迟电路的动作的时间图。

图6是示出利用本实施方式的延迟电路的振荡电路的一个例子的电路图。

图7是示出图6的振荡电路的动作的时间图。

具体实施方式

图1是示出本实施方式的延迟电路的电路图。

本实施方式的延迟电路由以下部分构成：反相器111、119、120；NMOS晶体管112、118、114、121；耗尽型NMOS晶体管113、116；电容117；电阻115；输入端子VIN；输出端子VOUT；电源端子101；以及接地端子100。

接着，对本实施方式的延迟电路的连接进行说明。