[实用新型]一种半导体晶体管的终端隔离结构

说明书

技术领域

本实用新型涉及半导体功率器件制造领域，特别是涉及一种高压功率半导体器件终端隔离结构。

背景技术

目前，功率器件在日常生活、生产等领域的应用越来越广泛。随着市场的扩大，设计一款优秀的功率器件迅速成为研究人员关注的焦点。由于结弯曲现象的存在，功率半导体器件的终端往往存在过早击穿现象。因此，终端保护结构的设计成为功率半导体器件，尤其是高压大功率器件优化设计的重要内容。为确保例如Si或SiC制作的高压半导体器件具有高的阻断电压能力，必须在器件的横向边缘处的边缘终端区内采取适当的措施，电场强度在器件的有源区与划片道之间必须完全耗尽，否则，会在器件的边缘处产生电场放大。因此功率器件终端结构的设计成为开发阶段的关键。在功率器件终端结构的设计过程中通常希望终端结构中保护环的纵向结深尽可能大、横向扩散尽可能的小。然而，传统的功率器件终端结构保护环通常通过表面源扩散形成。受制于半导体内在的物理定律，在提高纵向结深的同时，不可避免的会增大横向扩散。大功率器件通常拥有较大的纵向结深。因此大功率器件通常通过增大终端保护环之间的间距来实现有效的耐压隔离。这造成功率器件终端结构占用的面积较大、芯片的有效利用面积不高的缺点。同时传统终端结构由于没有利用二维电场的作用，因此存在耐压效率不高的缺点。本实用新型针对这些问题提出的改进型半导体晶体管终端隔离结构。

发明内容

本实用新型所要解决的技术问题是提供一种半导体晶体管的终端隔离结构，其可以充分利用二维电场的作用提高半导体晶体管的耐压效率，提高使用寿命。

为解决上述技术问题，本实用新型提供的技术方案是一种半导体晶体管的终端隔离结构，其包括重掺杂N型硅衬底，在N型硅衬底上设有的N型掺杂外延层，其特征在于在N型掺杂外延层中间隔设有从左至右间隙逐渐增大的若干P型掺杂保护环，在P型掺杂保护环的右侧的N型掺杂外延层中设有重掺杂N型截止环，在每个所述P型掺杂保护环中设有P型重掺杂半导体区，在每个所述P型重掺杂半导体区上方设有氧化层薄膜，在相邻的所述氧化层薄膜之间的N型掺杂外延层上方设有场氧化层，在每个所述场氧化层与与其相邻的所述氧化层薄膜上面均设有场板，在所述场板、所述场氧化层及所述氧化层薄膜上设有钝化层；在所述N型掺杂外延层中间隔设置有从左至右宽度、深度逐渐减小的若干P型掺杂半导体沟槽，每个所述P型掺杂半导体沟槽上端深入其上方的所述P型掺杂保护环中，并与所述P型重掺杂半导体区接触；所述P型掺杂半导体沟槽填充有掺杂有P型杂质的多晶硅或单晶硅。

所述P型掺杂保护环和P型重掺杂半导体区的个数分别为1～12个。

所述P型掺杂半导体沟槽的个数为2～10个。

所述场板的个数为2～13个。

所述氧化层薄膜厚度为300～3000埃。

所述场氧化层厚度为3000～25000埃。

所述P型掺杂半导体沟槽中掺杂P型杂质的掺杂浓度为所述N型掺杂外延层的掺杂浓度的0.3～3倍。

与现有技术相比较，本实用新型的优点是：

1)本实用新型结构在N型掺杂外延层中设有P型掺杂半导体沟槽，在P型掺杂半导体环的结深相同时，本发明结构中P型掺杂保护环的横向扩散与传统结构相同，与传统半导体晶体管终端隔离结构相比，本发明结构的P型掺杂半导体沟槽的深度远大于P型掺杂半导体环的结深，因此具有更好的电压隔离效果，从而可以有效的减小保护环之间的距离，因此本发明结构的面积更小，芯片有效利用面积更高。

2)本实用新型结构在N型掺杂外延层中设有P型掺杂半导体沟槽，与传统半导体晶体管终端隔离结构相比，本发明结构不仅存在纵向PN结，同时存在横向PN结，而传统半导体晶体管终端隔离结构仅存在纵向PN结，本发明结构利用到了二维电场效应，因此本发明结构的耐压更高。

3)本实用新型结构在N型掺杂外延层中的P型掺杂半导体沟槽从左至右宽度、深度逐渐减小，本发明结构中的深度不同的P型掺杂半导体沟槽利用深槽刻蚀中的负载效应一次刻蚀成形，因此显著降低了生产成本。

附图说明

图1，本实用新型的结构示意图。

具体实施方式

针对上述技术方案，现举一较佳实施例并结合图示进行具体说明。本实用新型的半导体晶体管的终端隔离结构，包括N型硅衬底、外延层、P型掺杂保护环、P型掺杂半导体沟槽、P型重掺杂半导体区、氧化层薄膜、场氧化层、场板、及钝化层，结构具体如下。