[实用新型]一种延迟时间稳定的时钟树驱动电路

说明书

技术领域

本实用新型涉及一种延迟时间稳定的时钟树驱动电路。

背景技术

随着JDEDE接口标准的不断升级，DRAM的数据输出速率也在不断地提升，数据输出眼图逐渐成为DRAM设计中一个非常关键的瓶颈参数。为了保证良好的数据输出眼图性能，DRAM中的时钟树电路设计变得非常关键。

DRAM中的数字时钟锁相环输出的时钟信号需要经过时钟树驱动电路和片上输出驱动最终输出数据。而时钟树驱动电路部分的设计尤其关键。图1为一个常用的DRAM中的时钟树驱动电路。由于时钟树驱动电路耗电较大，加上其一级时钟选择电路和二级时钟选择电路的使能信号随不同的操作模式进行开关切换，由此导致时钟树电路的耗电也会有动态的切换。而在DRAM中，时钟树的供电电压由内部的LDO电压供电模块提供。一级时钟选择信号由与省电模式相关的信号生成，当芯片进入省电模式时，时钟树的时钟信号被关掉，耗电减少，电压会有瞬态的上冲；当退出省电模式时，时钟开启，耗电增大，内部供电电压有下降，由此会导致整个时钟树电路的传递延迟变慢，而且由于电压抖动对时钟信号的上升沿和下降沿部分的影响不同，也会导致时钟树电路的输出信号的占空比变差。而在目前的DRAM设计中，大多是通过增加供电电压网络上的电容或者改善供电电压生成器的性能来减少电压抖动，以期望改善时钟树输出信号的性能。但是这些方法占用了很大的芯片面积而且效果不是很理想。

发明内容

为了解决现有的时钟树驱动电路在供电电压抖动时会产生延迟，造成输出数据眼图变窄的技术问题，本实用新型的时钟树驱动电路采用一种随电压变化不敏感的驱动电路设计，以保证在驱动电路的供电电压发生过冲或者是有压降时，时钟树驱动电路的延迟时间能够保持相对稳定，从而保证输出数据时序稳定，实现较好的数据输出眼图。

本实用新型的技术解决方案：

一种延迟时间稳定的时钟树驱动电路，包括依次连接的一级时钟选择电路、驱动电路、二级时钟选择电路以及时钟沿对准电路，其特殊之处在于：

所述一级时钟选择电路上还连接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均与一级时钟选择电路连接；

所述驱动电路上连接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均与驱动电路连接；

所述二级时钟选择电路上连接NMOS管和PMOS管，NMOS管和PMOS管的漏端均与二级时钟选择电路连接；

向所有NMOS管的栅端输入同一个电压，向所有PMOS管的栅端输入另一个相同电压，所有NMOS管的源端均接地，所有PMOS管的源端均接供电电压。

还包括电流镜像电路，所述电流镜像电路的输入端为一个与温度电压无关的参考电流Iref，所述电流镜像电路输出电压vbiasn和电压vbiasp，所述电压vbiasn连接到所有NMOS管的栅端，所述电压vbiasp连接到所有PMOS管的栅端。

上述电流镜像电路的输入端为DRAM芯片产生的与温度电压无关的参考电流Iref。

本实用新型所具有的优点：

1、本实用新型提出了一种延迟时间稳定的时钟树电路设计。其基本原理是在时钟树驱动电路的设计中，采用一种随电压变化不敏感的驱动电路设计，以保证在驱动电路的供电电压发生过冲或者是有压降时，时钟树驱动电路的延迟时间能够保持相对稳定，从而保证输出时钟信号稳定，实现较好的数据输出眼图。

2、本实用新型的电路结构设计简单，但却大大改善了电路的性能。

附图说明

图1为现有的时钟树驱动电路的结构示意图；

图2为本实用新型延迟时间稳定的时钟树驱动电路结构示意图；

图3为本实用新型的电流镜像电路示意图。

具体实施方式

如图2所示，时钟树电路中的主要功能模块如下图所示，主要包括四部分电路：一级时钟选择电路，驱动电路，二级时钟选择电路，时钟沿对准电路。还可以包括电流镜像电路。一级时钟选择电路上还连接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均与一级时钟选择电路连接；驱动电路上连接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均与驱动电连接；二级时钟选择电路上连接NMOS管和PMOS管，NMOS管和PMOS管的漏端均与二级时钟选择电路连接；