[实用新型]用于除错的金属连线测试结构

说明书

技术领域

本实用新型涉及集成电路制造领域，尤其涉及一种用于除错的金属连线测试结构。

背景技术

集成电路芯片在完成设计和制造之后，均需要对其进行相应的性能检测。数据显示超过60％的设计缺陷均始于初始硅(First silicon)设计。因此，为了提高芯片的性能，对芯片进行除错(Debug)是进行失效分析至关重要的方法。除错是通过对芯片进行相应的性能检测，针对性的判断其某一项参数是否合格，从而帮助找出初始硅设计中影响芯片性能的根本原因，以对芯片的设计进行相应的优化，提高生产出芯片的性能。

现有技术中，除错技术包括多种方式，例如电子束测试(E-beam testing)，扫瞄式电子显微镜(SEM)，原子力显微镜(Atomic Force Probe，AFP)以及聚焦离子束(FIB)电路编辑等。

请参考图1，其为4层金属互连层结构剖面示意图，所述金属互连线结构包括依次形成于绝缘层1中的第一层金属2、第二层金属3、第三层金属4以及第四层金属5，金属层之间通过形成于通孔中金属插塞6相连。上述4层金属互连层结构可以采用电子束测试的方法，电子束由上自下射入(如图1箭头所示)以进行监测，但是，由于电子束的穿透能力所限，电子束测试的方法仅能够监测金属互连层小于等于4层的器件，若金属互连层大于4层，则监测能力会急剧下降，从而导致电子束测试无法监测到低层的金属互连层的电子束图像。随着技术的发展，现在的主流芯片的金属互连层均超过4层，甚至多达9-10层，因此无法采用电子束测试方法进行除错。

扫描式电子显微镜以及原子力显微镜均是针对芯片局部进行除错的方法，并不适合对芯片全局的设计进行除错。若对芯片全局的设计进行除错，目前通常采用FIB电路编辑的方法。FIB能够通过剪切和粘贴的方式建立起探针或测试盘。

请参考图2和图3，图2和图3为采用FIB进行电路编辑时金属互连层的剖面示意图，其中，芯片包括有源区(AA)10、介质层20、形成在有源区10上的栅极30、与有源区10、栅极30相连的通孔连线40(图2中仅显示出通孔连线40与有源区10相连)、形成于所述有源区10和栅极30上方的并且与通孔连线40相连的层间金属层(包括依次堆叠的第一层金属层M1、第二层金属层M2….第x层金属层Mx)和形成于层间金属层上方的顶层金属层50。通常情况下，层间金属层的材质为铜。其中，同一层金属层可以包含很多段金属，由于不同层或者同一层的不同段的金属互连线测试时所要施加的电压均不同，例如可以为1.2V、2.5V或者接地GND1，具体的均根据测试要求来选择。

在进行除错时，需要采用FIB进行电路编辑，如图3所示，在利用FIB刻蚀切割所述金属互连层以及介质层形成绝缘层开口，然后向开口中填充绝缘层21，再利用FIB刻蚀切割所述绝缘层21形成导电层开口，并向导电层开口中填充导电层60，所述绝缘层开口延伸至层间金属层Mx的第一层金属层M1中，通过其中的绝缘层断开第一层金属层，导电层60用于连接1.2V测试电压，从而进行相应的测试。

可见，进行FIB电路编辑时，需要采用刻蚀工艺刻蚀开顶层金属层50才能够在层间金属层中形成绝缘层21以及导电层60，然而由于顶层金属层50的厚度较厚，通常为层间金属层中金属层厚度的十倍，甚至更多，因此对FIB电路编辑来说是个极大的挑战。另外，利用FIB刻蚀切割过程存在刻蚀均匀性较差的问题，容易致使层间金属层的铜扩散至绝缘层21中。此处，由于绝缘层开口和导电层开口具有较大的高深宽比(HAR)，在后续对该孔洞填充绝缘层21以及导电层60时，极大的增大了填充工艺的困难。同时，FIB电路编辑也需要极强的操作技术才能够实现，具有一定不可控性。

鉴于上述困难，导致了FIB电路编辑的成功率很低，成本很大，操作不当甚至会导致器件的阈值电压(Vt)偏移等等问题。

实用新型内容

本实用新型的目的在于提供一种用于除错的金属连线测试结构，能够有益于用于除错的失效分析，并且能够降低FIB电路编辑除错的难度。

为了实现上述目的，本实用新型提出了一种用于除错的金属连线测试结构，包括：多层层间金属层、介质层、金属插塞和顶层金属层，多层层间金属层以及顶层金属层之间均由所述介质层隔离开，相邻的层间金属层之间、所述层间金属层和所述顶层金属层之间均通过所述金属插塞相连；所述顶层金属层包括相连的直线段和弯曲段，所述直线段位于所述层间金属层正上方的介质层上，所述弯曲段绕开所述层间金属层正上方的介质层，暴露出所述层间金属层正上方的介质层。