[实用新型]一种新型低电压分频器

说明书

技术领域

本实用新型涉及集成电路设计及信号处理的技术领域，具体地，涉及一种新型低电压分频器。

背景技术

源耦合逻辑电路是由双极电路的ECL结构演变而来，由于电路的摆幅小，因而电路的工作速度得以提高。源耦合逻辑（SCL）分频器以其宽工作范围、合适的功耗等优点在高速CMOS分频电路中占有重要比重。对于源耦合电路设计，其速度的关键限制是负载电阻，小的负载电阻有利于减小时间常数，大的电阻则有利于信号的放大。为了满足低功耗的要求，电源电压越来越低，1V电源的电路设计变得越来越重要，前面提到的结构在1V的电压下，已经不能工作。

目前已经发表的文献，可在较低的电压下工作，例如文献“High-Frequency CML Clock Dividers in 0.13μm CMOS Operating up to 38 GHz”和“3.5mW W-Band Frequency Divider with Wide Locking Range in 90nm CMOS Technology”是采用更小尺寸的工艺，如更低阈值电压的130nm CMOS和90nm CMOS的先进工艺，有的采用类似于压控振荡器的注入锁定结构（ILFD），如文献“A Wide Locking Range and Low Voltage CMOS Direct Injection-Locked Frequency Divider”。

因此，需要对静态负载源耦合结构进行改进，提出一种低电压结构分频器。

在实现本实用新型的过程中，实用新型人发现现有技术中至少存在占用面积大、稳定性差、增益小和功耗大等缺陷。

实用新型内容

本实用新型的目的在于，针对上述问题，提出一种新型低电压分频器，以实现占用面积小、稳定性好、增益大和功耗低的优点。

为实现上述目的，本实用新型采用的技术方案是：一种新型低电压分频器，包括并行设置、且相互连接的第一锁存器和第二锁存器，所述第一锁存器的结构和第二锁存器的结构相同；

所述第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP，交叉耦合到第一锁存器的输入端。

进一步地，每个锁存器包括采样差分对管、锁存交叉耦合对管、带时钟控制管的负载模块；时钟控制管并接在锁存器的输出端；

第一锁存器的采样差分对管的源极与第二锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极；

第二锁存器的采样差分对管的源极与第一锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；

每个锁存器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半。

进一步地，每个锁存器的采样差分对管包括由FET场效应管M1和FET场效应管M2，FET场效应管M1的漏极和FET场效应管M2的漏极分别连接到该锁存器的两个输出端，FET场效应管M1的源极和FET场效应管M2的源极接在一起，连接到输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极；

和/或，

每个锁存器的交叉耦合锁存对管包括FET场效应管M3和FET场效应管M4，FET场效应管M3的漏极和FET场效应管M4的漏极分别连接到该锁存器的两个输出端，FET场效应管M3的源极和FET场效应管M4的源极连接在一起，连接到连接到输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；FET场效应管M3的栅极和FET场效应管M4的栅极分别交叉连接到该锁存器的两个输出端；

和/或，

每个锁存器的负载模块包括FET场效应管MP1、FET场效应管MP2及时钟控制管MC，时钟控制管MC为FET场效应管；

FET场效应管MP1的漏极和和FET场效应管MP2的漏极分别连接到该锁存器的两个输出端；FET场效应管MP1的源极和和FET场效应管MP2的源极相连接电源Vdd；FET场效应管MP1的栅极和和FET场效应管MP2的栅极相连接一偏置电位Vb。

进一步地，每个锁存器的负载模块包括阻型器件Z1和阻型器件Z2及时钟控制管MC组成，阻型器件为电阻或电感、或由电阻和电感组合的阻型器件，时钟控制管MC为FET场效应管；