[实用新型]CDR鉴相器系统

说明书

技术领域

本实用新型涉及半导体集成电路领域，更具体地涉及一种CDR鉴相器系统。

背景技术

请参考图1与图2，传统的CDR鉴相器系统如图2所示，包括数据同步模块与鉴相器模块，数据同步模块把输入的数据(如图1中的S1、S2、S3、S4)在系统时钟clk的不同相位时间点(clk0-clk7)采样获得的信息(D1、D2、D3、D4)同步输出；其中，clk1-clk7的相位相对于系统时钟clk依次延迟了一个延迟单位，clk0的相位相对clk没有延迟；该延迟单位的具体时间由数据的长度决定，参见图1，在设置该延迟单位时，clk0、clk2、clk4、clk6在对应数据的中间位置进行采样，而clk1、clk3、clk5、clk7在数据翻转位置进行采样；鉴相器模块判断采样时钟(clk0-clk7)相对于数据(S1、S2、S3、S4)超前/滞后，送出判断信息至CDR以反馈调节时钟数据相对位置。

请再结合参考图3，图3为现有技术中鉴相器模块的结构框图。如图所示，采样获得的信息D1、D2、D3、D4，分别输入四个鉴相器，各个鉴相器用沿采样值与相邻数据采样值相比较来判决采样沿超前/滞后。上述有4相过采样，故有4个可用沿信息，使用4份相同电路分别判断，如图3所示。鉴相器判决后的信息分别输入加法器1、加法器2，加法器1对鉴相器1与鉴相器2的鉴相信息相加，加法器2对鉴相器3与鉴相器4的鉴相信息相加；触发器1对加法器1相加结果进行中间存储以保证时序收敛，触发器2对加法器2相加结果进行存储以保证时序收敛；加法器3对触发器1与触发器2输出的鉴相信息之和再次相加；触发器3对加法器3相加结果进行中间存储以保证时序收敛；多数判决/投票器对鉴相器1、鉴相器2、鉴相器3、鉴相器4之和做多数投票判决，判决当前数据时钟相位相对关系；最后通过触发器4输出两判决结果out1、out2。

在CDR鉴相器系统中，相位信息判决到有效的反馈到控制电路控制新的相位改变时间称为系统延迟。系统延迟值的大小直接决定了CDR鉴相器系统有效带宽，该值越大，从相位信息判决到有效的反馈到控制电路控制新的相位改变的时间越长，错误的相位信息累计量也越大，采样相位点偏离理想点也越来越远。在现有技术的CDR鉴相器系统中，数据同步模块需要使用1.5个周期T(T＝4*UI，UI为4相过采样周期)将数据同步，级联的鉴相器模块中使用了3级触发器(触发器1、2，触发器3，触发器4)，每一级触发器需要使用1T将此前结果做多数判决；从而整个系统共引入的系统延迟为1.5T+3T＝4.5T。如此大的系统延迟将引入较大的CDR系统抖动，使得CDR鉴相器系统的判决结果误差增大。

因此，有必要提供一种改进的CDR鉴相器系统来克服上述缺陷。

实用新型内容

本实用新型的目的是提供一种CDR鉴相器系统，本实用新型的CDR鉴相器系统减少了系统延迟，降低了CDR鉴相器系统的抖动，提高了判决精度。

为实现上述目的，本实用新型提供了一种CDR鉴相器系统，包括采样器，系统时钟对其相位进行延迟形成采样时钟，所述采样器在采样时钟不同的相位时间点对输入的数据信息进行采样，其中，所述CDR鉴相器系统还包括至少四组鉴相设备及两个或门，每组所述鉴相设备包括鉴相器、第一触发器及第二触发器，采样器将在采样时钟三个连续相位时间点采样获得的采样信息输入各个所述鉴相器，所述鉴相器对输入的采样信息进行对比分析，且各个所述鉴相器具有两个输出端，所述鉴相器的第一输出端与所述第一触发器的输入端连接，所述鉴相器的第二输出端与所述第二触发器的输入端连接；系统时钟一与当前采样时钟的相位相异的时钟分别输入所述第一触发器与第二触发器的时钟控制端，系统时钟另一与当前采样时钟的相位相异的时钟分别输入所述第一触发器与第二触发器的使能端；每组鉴相设备的所述第一触发器的输出端均与一个所述或门的输入端连接，每组鉴相设备的所述第二触发器的输出端均与另一个所述或门的输入端连接。

较佳地，所述采样时钟为系统时钟延迟0-N个延迟单位后的时钟，且每个延迟单位的长度为输入数据信息长度的一半，N为正整数。

较佳地，输入每个所述鉴相器的三个采样信息，第一个采样信息为采样前一个数据信息中间位置获得的采样信息，第二个采样信息为采样前一个数据信息与后一个数据信息翻转位置获得的采样信息，第三个采样信息为采样后一个数据信息中间位置获得的采样信息，且该两数据信息为相邻的两数据信息。

较佳地，输入各个所述第一触发器与第二触发器的时钟均为采样数据信息中间位置的采样时钟。