[实用新型]驱动电路、GOA单元、GOA电路及显示装置

权利要求书

1.一种驱动电路，其特征在于，至少一个上拉和下拉单元,所述上拉和下拉单元用于对控制的节点电压进行上拉或下拉； 

所述至少一个上拉和下拉单元中至少包含一个双栅极晶体管， 

所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电； 

或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。 

2.根据权利要求1所述的驱动电路，其特征在于，同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。 

3.根据权利要求1所述的驱动电路，其特征在于，上拉和下拉单元中均至少包含一个双栅极晶体管，所述上拉和下拉单元的双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述上拉和下拉单元的双栅极晶体管的第二栅极提供不同时序信号。 

4.根据权利要求1所述的驱动电路，其特征在于，包括至少一个上拉和下拉单元，连接第一信号端、第二信号端、第一信号输入端、控制节点和第二信号输入端；用于在所述第一信号输入端的信号控制下将所述控制节点的电压与所述第一信号端拉齐，或者在所述第二信号输入端的控制下将所述控制节点的电压与所述第二信号端拉齐。 

5.根据权利要求4所述的驱动电路，其特征在于，所述上拉和下拉单元包括上拉子单元和下拉子单元； 

所述上拉子单元包含一个双栅极晶体管，该双栅极晶体管的第二栅极和第一栅极连接相同的时序信号，该双栅极晶体管的源极连接第一信号端，该双栅极晶体管的漏极连接所述控制节点； 

和/或， 

所述下拉子单元包括一个双栅极晶体管，该双栅极晶体管第二栅极和第一栅极连接相同的时序信号，源极连接第二信号端，漏极连接所述控制节点。 

6.一种GOA单元，其特征在于，包括：权利要求1-5任一项所述 的驱动电路。 

7.根据权利要求6所述的GOA单元，其特征在于，所述GOA单元，包括： 

第一上拉和下拉单元，连接第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述信号输入端的信号控制下将所述第一节点的电压与所述第一电压端拉齐，或者在所述第二节点的控制下将所述第一节点的电压与所述第二电压端拉齐； 

第二上拉和下拉单元，连接第二时钟信号端、所述第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述第二时钟信号端信号的控制下将所述第二节点的电压与所述第一电压端的电压拉齐，或者在所述信号输入端的信号控制下将所述第二节点的电压与所述第二电压端拉齐； 

第三上拉和下拉单元，连接第一时钟信号端、输出端、所述第一节点、第二节点和所述第二电压端；用于在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出，或者在所述第二节点的控制下将所述输出端的电压与所述第二电压端拉齐。 

8.根据权利要求7所述的GOA单元，其特征在于， 

所述第一上拉和下拉单元，包括第一晶体管和第二晶体管，所述第一晶体管的源极连接所述第一电压端，所述第一晶体管的漏极连接所述第一节点；所述第一晶体管的第一栅极连接所述信号输入端； 

所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述第二电压端，所述第二晶体管的第一栅极连接所述第二节点； 

所述第二上拉和下拉单元，包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第一电压端，所述第三晶体管的漏极连接所述第二节点，所述第三晶体管的第一栅极连接所述第二时钟信号端； 

所述第四晶体管的源极连接所述第二节点，所述第四晶体管的漏极连接所述第二电压端，所述第四晶体管的栅极连接所述信号输入端； 

所述第三上拉和下拉单元,包括第五晶体管和第六晶体管，所述第五晶体管的源极连接所述第一时钟信号端，所述第五晶体管的漏极连接所述输出端，所述第五晶体管的栅极连接所述第一节点； 

所述第六晶体管的源极连接所述输出端，所述第六晶体管的漏极连接所述第二电压端，所述第六晶体管的栅极连接所述第二节点。