[实用新型]基准电流生成器电路

说明书

技术领域

本实用新型总体上涉及电子电路，并且更具体地涉及用于生成基准电流的电路。

背景技术

参考图1，其图示常规电流基准生成器电路1 0。电路1 0包括具有非反相(正)输入端1 4和反相(负)输入端1 6的运算放大器12。非反相输入端14被配置为接收基准电压。在一个示例性实施方式中，基准电压是带隙电压生成器电路(本领域技术人员已知)生成的带隙基准电压(VBG)。放大器1 2从正电压供应节点和负电压供应节点进行供电，在这种情况下，正电压供应节点和负电压供应节点如电压Vana3V3(例如3V的模拟电路供应电压)和接地所指示。放大器包括耦合到晶体管20的栅极的输出节点1 8。晶体管20是n-沟道MOSFET器件。晶体管20的源极-漏极路径耦合在正电压供应节点和负电压供应节点之间。晶体管22具有与晶体管20串联耦合的源极-漏极路径。晶体管22是被配置为将它的栅极端子连接到它的漏极端子的二极管接法器件(如本领域所已知的，这样的器件通过镜像电路支持电流复制和缩放)的p-沟道MOSFET器件。晶体管22的源极端子耦合到正电压供应节点。晶体管20的源极端子通过反馈路径24耦合到放大器1 2的反相输入端1 6。电阻器26耦合在晶体管20的源极端子(放大器1 2的反相输入端1 6)和负电压供应节点之间。运算放大器1 2通过负反馈路径24运行以驱动晶体管20的操作，使得晶体管20的源极端子处的电压等于带隙基准电压(VBG)。相应地，通过电阻器26在晶体管20的源极-漏极路径中生成基准电流Iref(=VBG／R 1)。

带隙基准电压(VBG)的变动幅度(spread)典型地非常小。然而，电阻器R1的电阻取决于工艺角，并且随工艺变化的电阻值的变动幅度可能高于±30％。这可能在基准电流生成中导致显著的误差。需要具有更佳的温度和工艺补偿的改进的电流基准电路。

实用新型内容

在一个实施例中，基准电流路径运载基准电流，其中并联耦合的第一和第二晶体管与基准电流路径串联耦合。第一和第二晶体管由不同的电压偏置，其中这些偏置电压具有不同和相反(opposite)的温度系数。例如，第一电压是带隙电压(加阈值)并且第二电压是PTAT电压(加阈值)。结果，在第一和第二晶体管中流动的电流的温度系数相反并且基准电流因此具有低的温度系数。

在一个实施例中，一种基准电流生成器电路，包括：被配置为运载基准电流的基准电流路径；第一晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第一部分，所述第一晶体管具有被配置为由第一电压偏置的控制端子；以及第二晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第二部分，所述第二晶体管具有被配置为由第二电压偏置的控制端子；其中所述第一晶体管和所述第二晶体管彼此并联耦合；并且其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

在一个实施例中，一种基准电流生成器电路，包括：输出晶体管，被配置为运载基准电流；第一晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第一部分；第二晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第二部分；其中所述第一晶体管和所述第二晶体管彼此并联耦合；带隙基准电压生成器电路，被配置为生成带隙基准电压；第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成；其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

在一个实施例中，一种基准电流生成器电路，包括：被配置为运载基准电流的基准电流路径；第一晶体管，与所述基准电流路径串联耦合以运载所述基准电流；第二晶体管，与所述第一晶体管串联耦合以运载所述基准电流；带隙基准电压生成器电路，被配置为生成带隙基准电压；第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成。