[发明专利]一种浮栅的制作方法

说明书

本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法。该制作方法包括：在衬底上依次形成栅氧化层和栅介质层；依次对栅介质层、栅氧化层和衬底进行图像化处理，形成有源区和浅沟槽隔离区；在浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区；依次剥离栅介质层和栅氧化层；对浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层；在有源区上形成隧穿氧化层和离子注入层；在离子注入层和隧穿氧化层上形成栅极。该方法增加了有源区的表面积，即增加了栅极与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容，提高了浮栅器件的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法。

背景技术

浮栅(Floating Gate，FG)晶体管已经广泛应用于EPROM(Erasable ProgrammableRead-Only Memory，可擦除可编程只读存储器)、EEPROM(Electrically ErasableProgrammable Read-Only Memory，电可擦除可编程只读存储器)、Flash(闪存)等浮栅存储器中。

浮栅型存储器件有源区(Cell Active Area，CAA)与浮栅的接触面积直接决定了浮栅与有源区之间的耦合电容和存储单元的电流密度(I-cell)的大小。随着制程工艺的不断发展，存储单元的特征尺寸不断微缩以获取更大的单位面积存储密度，存储单元电流密度不断减少，存储器件读写的电流操作宽度(Program-Erase window)变小，导致器件读写次数(Cycling)降低，器件可靠性降低。另外随着器件尺寸缩小，器件的漏电流(I-off)也增加，器件的功耗和可靠性将变得更差。

综上，现有的浮栅型存储器件中浮栅与有源区之间的接触面积较小，使得存储单元的质量较差，无法满足用户需求。

发明内容

有鉴于此，本发明实施例提供一种浮栅及其制作方法，以解决现有技术中浮栅存储器浮栅与有源区之间的接触面积较小的问题。

一方面，本发明实施例提供了一种浮栅制作方法，包括：

在衬底上依次形成栅氧化层和栅介质层；

依次对所述栅介质层、所述栅氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区；

在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区；

依次剥离所述栅介质层和所述栅氧化层；

对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层；

在所述有源区上形成隧穿氧化层和离子注入层；

在所述离子注入层和所述隧穿氧化层上形成栅极。

进一步地，对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层，包括：

采用湿法刻蚀或干法刻蚀对所述浅沟槽氧化层进行回刻蚀处理，去除与所述有源区侧壁对应的厚度为的浅沟槽氧化层。

进一步地，在所述有源区上形成隧穿氧化层和离子注入层，包括：

采用湿法氧化工艺或原位水气生成工艺在所述有源区上形成隧穿氧化层；

对所述隧穿氧化层进行阈值电压离子注入，形成离子注入层。

进一步地，在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区，包括：

在栅极区域对应的浅沟槽隔离区上形成线性氧化层；

对所述浅沟槽隔离区进行化学气相沉积处理，形成较厚氧化层；